人际关系的特征:PCB导线设计技术

本文汇集国外厂商的设计数据，分成（上）、（中）、（下）三集、六个单元，详细介绍电路基板导线Layout技巧，包括：微电脑周边电基板路导线设计、模拟电路基板导线设计、宽带与高频电路基板导线设计、电源与功率电路基板导线设计、数字电路基板导线设计，以及Video应用电路基板导线设计。本篇先将介绍计算机周边、模拟电路基板，及宽带与高频电路基板的导线设计技巧。
 
微电脑周边电基板路导线设计
a. LED电流导线的设计
LED组件广泛应用在微电脑接口设备，不过大部份的LED封装位置，距离计算机本身相当远。LED只要维持适当亮度即可的同时，某些情况要求在明亮环境下能够轻易判别LED的辉度，然而即使相同的驱动电流IF，LED的辉度随着发光色出现差异(表1)。如图1所示LED的电流高达数十mA，随着LED电流导线长度与路径的延伸，LED的ON/OFF经常成为周边电路发生切换噪讯(switching noise)的诱因。
　

表1 LED的发光色与辉度关系
　

图1 典型LED驱动电路

因此封装时驱动晶体管必需尽量靠近LED，藉此缩减LED电流IC的流动路径。LED的辉度与驱动电流呈比例，一般设计上是以绿色LED作基准，依照表1的设定值改变各色的电流值。LED电路基板图案可依照图2的矩阵(matrix)方式排列，如此一来外观上显得非常简洁，驱动晶体管则当作数字晶体管(digital transistor)，串联电阻一般是设在电路基板背面。
　

图2 典型LED驱动电路板的图案(双面电路板)
　
b.7时段LED的common端子设计
图3是利用微处理器控制的open drain端子动态驱动阳极(anode)common type 7时段(segment)LED电路图，从电源到7时段LEDcommon端子的导线，基于全时段点灯时电流高达40～100mA的考虑，因此设计上尽量加粗电路基板的图案(pattern)导线宽度。使用双面电路基板与disclead的场合，组件必需设在显示器的外侧，如此才能避免影响7时段LED的封装作业。芯片(chip)组件若设在基板背面时，如图4所示可以消除显示器周围的组件，如果加上连接器(connector)cn1，封装后的LED模块可以直接固定在微电脑内。

图4是利用电路板图案设计CADEAGLE软件自动布线，该软件具备全自动自动Layout功能，而且可以不限次数变更设计，此外自动routing可透过试算错误寻求各种路径(route)，不过笔者建议初期设定时，基板背面的布线采直交方式，事后比较容易修改，尤其是类似这种电路，若未特定布线方向成功机率非常低。
　

图3 7时段LED的动态驱动电路图

图4 chip组件构成的7时段LED电路板图案(双面电路板)

c. 高湿度环境用的基板布线
照片1是内建周边电路的湿度传感器CHS-GSS实际外观，如图5所示相对湿度100%时CHS-GSS湿度传感器只有1V，所以可以当作数字电压计直接读取湿度。如果与微处理器的A-D converter连接时，必需转换成5v等级(range)。
　

照片1 湿度传感器CHS-GSS外观
　

图5 湿度传感器的相对-输出电压特性

图6的电路使用单电源，它是由rail to rail OP增幅器构成，可以将湿度传感器的1V转换成5V，此外利用图中的gain微调器VR1，可以使gain成为(1+480/120)=5。

布线设计上为了降低高湿度环境时的漏电(leak)现象，必需避免在OP增幅器接地(ground)之间设置图案，同时尽量加大图案之间的间隔缩减图案导线的宽度。图中R1，R2使用1/4W±1%金属皮膜电阻；图7是auto router绘制的双面电路基板图案，焊接面为全接地(fullground)，本电路基板封装测试试后再用树脂包覆防湿。
　

图6 扩大湿度传感器输出范围的电路
　

图7 湿度传感器周边电路的pattern
(双面电路板，未标示背面接地)

d. 微处理器内建A-D converter时，前置增幅器周边的模拟/数字分离技巧
最近几年单片微机大多内嵌A-DConverter(以下简称为ADC)，封装这类微处理器时，必需防止模拟ADC受到数字电路噪讯的影响。图8是小型单片微机与ADC用置增幅器(pre-amplifier)的电路图，图中的IC1为输出入rail torail的OP增幅器，它是ADC前置增幅器的10倍电压gain非反相增幅电路；IC2是dropout定电压电源，它可以产生3.3V数字与模拟电路的电源；IC2使用Renasas公司开发的R8C/Tiny系列小型微处理器，该芯片内建10位循序比较型ADC，第14号脚架(pin)除了可以输入模拟信号之外，同时也是ADC用模拟输入埠(port)。接着介绍 除外的表面封装组件，封装在双面印刷电路基板的技巧。
　

图8 内嵌A-D converter的微处理器与前置增幅周边电路
　
图9是接地与电源电路的基板图案。接地图案设计上的重点，必需明确分离模拟接地(以下简称为AGND)与数字接地(以下简称为DGND)，此处为配合电位因此采取单接点设计，如此设计可以防止数字电路的噪讯，造成ADC的转换精度降低等问题，因此图9的AGND与DGND连接点设在IC3的Vss端子(5号脚架)附近。
　

图9 IC3周边电路的pattern 说明

本电路使用的微处理器接地端Vss子只有一条，不过其它型号的IC则将AGND与DGND端子分离，因此必需将AGND与DGND的pattern作明确的分离与单点连接(图11)。电源电路需注意的是与IC2输出入连接的C3，C5两电容的设置，因为未降低输出入端子的高频阻抗时，低dropout电压的电源IC会有波动之虞，所以C3，C5尽量靠近IC2设置，同时还需要缩减导线长度加粗导线宽度。
　

图10 AGND与DGND明确分离作单点连接
　
图11是前置增幅周边电路的电路基板pattern，如图所示C2设置在IC1附近，由于电压复归型OP增幅器反相输入端子的输入阻抗很高，极易受到外部噪讯的影响，所以图11的电路基板图案，刻意缩短至反相输入端子(IC1的3号脚架)的导线长度，图中R3是分割容量性负载与OP增幅器输出端子的电阻，OP增幅器与微处理器之间的导线很长时，该电阻必需尽量设置在OP增幅器附近。
　

图11 前置增幅器周边电路的pattern

描绘AGND时必需尽量降低AGND本身的阻抗，实际布线图案除了采用fullpattern之外，前置增幅器的输出入导线应用贯穿孔(throughhole)设计，使导线绕到AGND背面藉此降低AGND的阻抗。此外包含前置增幅器在内封装模拟电路的基板背面，不可有任何数字信号(包含DGND)流通，主要目的是要防止容量结合，造成数字电路的信号变成噪讯影响模拟电路的动作。
 
模拟电路基板导线设计
a. OP增幅器构成的全波形整流电路patterning
图12的全波形整流电路，经常因正端(plusside)与负端(minus)gain的未整合，导致波形不均衡，所以决定gain值的电阻使用误差为±1%的金属皮膜电阻。本电路可以使IC1b作差动动作，因此能够减缓高频时波形不均衡现象。虽然OP增幅器采用LF412，不过可以根据设计需求，改用与OP增幅器脚架相容的LM358。
图12 利用OP差动增幅器作全波整流的电路
　
IC1的1、2号脚架至5、6号脚架路径(route)是本电路基板主要设计重点，如图13所示如果导线绕过IC的外侧，路径会变长所以采取IC下方布线设计，正、负电源的图案导线宽度完全相同，信号则沿着箭头方向流动，二极管(diode)等整流电路则整合在基板左侧，电源导线加粗的同时接地采取fullground设计，如此一来双面电路基板就可以满足以上所有的要求。
　

图13 利用OP差动增幅器作全波整流的电路基板图案
　
b.光学耦合器的基本周边导线
接着介绍封装光学耦合器(photocoupler)的电路基板分离图案设计技巧。光学耦合器主要功能是将board或是设备之间绝缘，主要原因是为了保障各组件保证的绝缘耐压特性，因此电路基板出现所谓的分离图案设计。图14的电路12V的输入单元与5V的输出单元就是采用分离图案设计，它使用四个编号为的PS2801-4光学耦合器。
　

图14 使用photo coupler的电压转换电路

如图15所示为确保1次端(发光侧)与2次端(收光侧)的沿面距离，所以设计上分成表层图案与内层图案，内层图案若是fullpattern时，与一般fullpattern一样需作除料设计。所谓沿面距离是线导体之间的指导，沿着绝缘物通行时最短距离而言，有关耐压与沿面距离，UL、VDE等各国的安全规范都有严谨的规定与说明。
　

(a)pattern的间隔过窄设计例　　　　(b)pattern的间隔适当设计例
图15 photo coupler正下方的1次端与2次端图案必需确实分离
　

I/O点数很多而且使用复数个光学耦合器的场合，必需将散热问题一并列入考虑。图16是根据以上需求，兼具散热效果的pattern设计范例，由图可知1次端与2次端的接地共通时，利用full pattern连接可以提高散热效果；内层有接地时可以在fullpattern设置数个via与内层接地连接。

如上所述根据1次端与2次端的电流值与散热要求，最后才能决定电阻的定额与pattern宽度。
　

图17 商用交流zero cross point检测电路
　
由于商用交流的输入线相当危险，因此设计电路基板图案时必需充分考虑绝缘与安全性。图18所示虽然R1单独一个电阻电气上动作完全相同，不过与商用交流的输入直接连接的图案变长，或是流入电阻的电压变高时，电阻的耐电压特性会出现问题，因此建议读者最好分成数个电阻。

图19的输入电压变高时，R1电力损失会以电压的二次方增加，此时必需改佣可以封装更大阻抗的电路基板图案。
　

图18 以R1取代图17的R1-1 R1-2  　　　　　　　　　图18 以R1取代图17的R1-1 R1-2
　

图19 加大图17的R1-1 R1-2容许电力可支持大电压范围
　
设计图20的电路基板图案，必需考虑下列事项:
①采用full pattern设计，组件尽量紧凑封装。
②R1等发热组件附近设置低高度R1，同时尽量远离C1。
③R1设置复数个可以封装1W，2W，3W电力阻抗的land。

图20电路基板图案最大缺点是封装2W，3W电阻时，会因为实际电阻封装情况，造成未使用的land太接近胴体部位；图21是设计变更后的电路基板图案，如此一来R1封装在任何位置，组件下方不会出现land。
　

图20 商用交流zero cross point检测电路基板图案　　　　图21 设计变更后的基板图案
　　　　　　　　　　　　　　　　　　　　　
d.可发挥24位分辨率的A-D converter周边电路基板图案
图22是由复数个24位A-D converter构成，具备电压测试精度与SN比最佳化，与直流甚至20kHz信号的多频道数据记录前置器(multichannel data recorder frontend)电路图。本电路亦可应用在3频数据记录器，为达成目的因此将成为ADC的转换基准的参考(reference)电源REF3125IC(以下简称为REF)当作ADC与pair使用，虽然如此设计ADC频道之间的gain误差会增大，不过复数ADC使用共通同的REF，图案的设计自由度提高，而且容易获得理想的基板布线设计。
　

图22 复数个24位A-D converter构成的多频数据记录器电路
　
图23是从信号源一直到电源的过程中产生的接地电位差统计一览、上述电路为模拟/数字混载电路，因此接地会有模拟/数字电流流动，如果处理错误的话数字电路的return电流，会混入模拟接地变成噪讯源。
　

图23 接地电流的种类与接地电位差的统计一览
　
此外各电路的电流是由电源的正极提供，再折返至供给元的负极，因此设计上利用此特性，设置return电流合流点与分歧，点使通行路径明确分隔。初段的模拟电路(前置增幅器)根据本身的电位基准点接受信号电压，信号源与该电位基准点若与接地的同电位时，正确信号电压会传递至前置增幅器。

图23是表示电流的合流与分歧电位差。此外ADC包含模拟/数字两种电路两者的接地之间电位若有动态变化的话，模拟单元会出现耦合(coupling)造成SN比恶化现象，所以图23的ADC直接连接在与地电位上完全相同位置。图24是充分反映以上构想的数据记录器电路基板图案，如图所示宽幅的接地图案在ADC与OP增幅器正下方通行，它除了达成低接地阻抗化之外，还兼具对IC芯片的遮蔽(shield)效果，尤其是电路内层或是背面设有可以传输脉冲信号的图案时，通常都可以获得极佳低接地阻抗与遮蔽效果。
　

图24 充分反映图23的构想的数据记录器电路基板图案
　
图25是基板背面图案，图中的补充图A又称为remotesensing手法。虽然OP增幅器的输出部设置利用电容负载防止波动的电阻，不过只要插入包含该电阻与VrefP电位的复归loop，就能够正确将参考电压传至VrefP。补充图B则称为Kelvin连接手法，由于OPA2346的第2与第3脚架之间会产生参考(reference)基准电压，因此直接在VrefP至VrefN之间铺设电压传输线，如此就可以防止return电流波动产生电压误差。
　

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导线抽出用贯穿孔(throughhole)从BGA的中心点观之，它的外侧并未设置任何图案，BGA的中心十字上也未设置任何贯穿孔，如此设计主要目的是为确保BGA中心的电源电流流入路径。中国穆斯林网2z!c"fs xK.^6L

有关电源阻抗的降低，建议读者尽量利用贯穿孔将电源连接至接地层，而且理论上最好每根脚架都拥有一个贯穿孔，此外平滑电阻则尽量设在电源贯穿孔附近。使用FPGA等可程式元件基板作高密度封装时，配合基板图案的布线进行脚架排列设计，可以缩减信号佈线层，尤其是考虑量产时的制作成本上述方法非常有效。中国穆斯林网;`d/l%](\`8N&e
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cOIK2mA-j0表2是BGA封装时抽出图案的列数与层数的估算结果，所谓抽出列数是指BGA要求的信号布线图，也就是说BGA外围的球(ball)列。通常电源脚架与内层连接无法抽出导线，所以无法列入计算范围，如果第2球列设有电源脚架时，电源的贯穿孔会影响导线的抽出，此时必需增加布线层数。表3是pin之间3条与5条贯穿孔的最小加工尺寸一览。
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SD3z4slt)q0 (a)间距1.27mm的BGA
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&t4rX4u j$d1N$k0表2从BGA拉出的信号线列数与印刷电路板必要的层数中国穆斯林网3l-e?ZbzU
　

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表3 pin之间3条与5条贯穿孔的最小加工尺寸一览
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Yh5C.n\`0b.存储器周边布线图案最小化技术
s Du?g:pMX,g0电路基板双面封装存储器时只要周详的事前规划，一般都可以缩减基板的布线图案。基本手法是不改变动作的前提下，掌握信号特性使用替代功能性的电路连接，如此一来电路图设计阶段，替代布线就可以大幅缩减基板正、背面的布线图案，例如资料与位址信号使用替代性布线设计，通常动作功能不会受到影响。中国穆斯林网4B c#b1WI0F:b

图47是data bus宽32位元的SSRAMCY7C1371C-100AC，封装于基板正、背面的的布线实例。虽然图48的构想可以获得高效率的布线图案，不过元件封装时的电路基板热传导极易恶化，而且还会有銲接不良、电路基板翻翘之虞，因此设计基板布线图案时，必需与封装业者沟通调整温度profile，同时确认可替代与不无法替代的脚架，依此数据利用CAD进行各种佈线组合的检讨，例如databus与byte enable等信号，虽然无法单独替代基板布线，不过若是set状态时就能够作替代布线设计。中国穆斯林网7W'A*[ j5f4V{,{

此外基板正、背面的分岐后的佈线佈线长度，如果是等长而且是最短化时，它还能抑制反射的影响。一般常用的存储器，可以依照下列基准选择替代信号:中国穆斯林网e.@'Y
K}6B"z*}j`i
SDRAM
e/thI Z3};E0Data:可替代(以DQM与set替代)中国穆斯林网TA6zQ[ F/pU*hc8B
DQM:可替代(以DATA与set替代)中国穆斯林网 N
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Address:不可替代(因为设定mode resistor必需使用位址)
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J0BA:可替代中国穆斯林网aEVzO.CV2j!F
控制线:不可替代
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SSRAM(SynchronousSRAM)中国穆斯林网/bp$yQ(o/Np&P
Data:可替代(以BWE与set替代)
6{$oj!Rzc0BWE:可替代(以DATA与set替代)
2~9w|L:MH3gYX,x0Address:部份无法替代(已经使用ADV信号作burstaccess时，下方2位元无法替代)中国穆斯林网qt/XX%\5lU@
控制线:不可替代中国穆斯林网_;HTr~Q![hb8U.i
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?fd_h{o0图47 可封装32位元databus的SSRAM多层基板图案
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Nt0图48CY7C1371C SSRAM的脚架定义中国穆斯林网
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*yE8t/X,R'd%E8I@.G0c. 消除DDR-SDRAM资料bustiming误差的佈线图案
,x`n'|8J9D7mSBD\0如图49所示DDR-SDRAM的资料信号DQ[0:7]与master信号DM，具有strobe信号DQS，DQ[0:7]与DM则latchDQS信号的站立、下降的端缘，例如以400MHz动作时资料会以2.5ns切换。中国穆斯林网 ]omKY/k({#o

n:m%T3f}'u9RAo0存储器的输出随着各位元会有所谓的固体差，根据Micron公司提供的DDR-SDRAMMT46V16M16-5B技术资料显示，最恶值的8位元有效资料期间有1.35ns的固体差，若加上基板上布线图案长度差的话，有效资料期间更加缩减。
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!Cs`w [O1x8|Mg)A#P0图49 存储器控制器与存储器之间要求导线长度必需相同的信号
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sM9Czm:l7V0为获得1.3ns以上有效资料期间(亦即0.05ns)，导线长度误差在7.5mm以内必需等长度布匹线，不过实际设计电路基板图案基于严谨考量，通常会作导线长度误差2.54mm以内的等长布线指示(图50)；表4是图50电路基板图案的导线长度误差一览。中国穆斯林网w2Ta RL?3|@m
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Ui5Gb2YSK0由于信号Level会变成SSTL2，因此导线阻抗设为50Ω，此外Altera公司的Stratix系列的DQS是在元件内部执行，因此电路基板图案必需作等长布线设计，不过进行位相控制的场合，必需采用其它类型的图案设计。中国穆斯林网6`p|"b ha
　

前两集中介绍了微电脑周边、模拟电路基板、宽带与高频电路基板、电源与功率电路基板，以及数字电路基板导线设计，本篇将接着说明Video应用电路基板导线设计。
 
宽带数十MHz video增幅电路图案的设计技巧
模拟信号尤其是类似0～数十MHzvideo信号宽带电路时，电路图上详细标示信号的流动路径与组件位置非常重要。图56是电流复归型video用OP增幅器HA-5020构成的影像增幅电路(videoamplifier)。传统电压复归型OP增幅电路，gain一旦变大时频宽会降低，相较之下电流复归型OP增幅电路，由于理论上频宽取决于复归阻抗值决，因此不受gain的影响可以获得较大频宽。如图56所示从左侧输入的video信号，利用(HA-5020)构成的OP增幅器增幅2倍之后输出至右侧。
　

图57是频宽数十MHz的影像增幅电路基板图案，频率一旦进入影像频宽范围时，电路基板的设计直接影响电路特性，尤其是最短距离的连接，同时沿着电路图的流动路径设计基板图案非常重要。根据以上观点比较图56与图57时，可以确定信号的流动路径与组件的设置，几乎与图56电路图完全一致
　

若影像增幅电路使用芯片型组件，一般比较容易获得预期的动作特性，如果使用传统导线组件，导线的电感成份可能会影响电路特性。

如图56所示提供IC的电源与接地之间插入旁通电容(bypasscondenser)，此外图56与图57IC脚架附近分别插入47μF电解电容，与并联的0.1μF、0.01μF陶瓷电容，接着再用粗短图案连接，由于受限于组件封装空间，因此等组件封装在图57电路基板的背面。

如图58(a)所示电源供给源与接地之间插入旁通电容，如果从58(b)IC的右侧插入，就无法发挥旁通电容的功能。
　

D-A converter周边模拟-数字电路的布线图案分离技巧
D-A converter与后述的数字影像编码器(digital video encoder)，是模拟接口输出不可或缺的LSI，由于基板上混载模拟与数字信号，因此电路基板图案的设计非常重要。

此处以SONY开发的8位，40MSPS高速D-A converterCXD1171M为例，介绍电路基板图案设计技巧。图59是CXD1171M 40MSPS高速D-Aconverter的电路图；图60是使用3个影像用D-A converter CXD1171M的周边电路基板图案。

设计模拟与数字电路混载的基板图案时，必需注意两电路的隔离(isolation)，如果隔离不完全会发生crosstalk，以及数字电路的噪讯(noise)重迭至模拟电路等现象，因此设计阶段必需考虑组件与布线数量，最后才能决定模拟与数字电路block的大小与位置(图61)，组件则分别封装在各block内，接着进行图案布线Layout。

设计上避免模拟信号图案贴近数字信号图案或是两信号图案平行并排，如果基板结构两信号图案有邻近之虞时，图案之间必需插入接地图案(ground pattern)，藉此分隔两信号(图62)。
　

可确保模拟信号精度的数字影像编码器电路基板图案
图63是数字影像编码器ADV7194与周边的电路图；图64是数字影像编码器与周边电路基板图案。数字影像编码器主要功能是将数字影像数据转换成组合(composite)信号与Y/C等模拟影像信号。

图63电路图中的ADV7194会针对27MHz高速频率(clock)，输入数字信号进行数字编码器，接着再从高精度10位D-Aconverter输出模拟影像信号。一般影像编码器等D-A转换电路或是A-D转换电路，为降低噪讯通常会将模拟与数字的接地分开，此时基于两接地的电位能变成一致等考虑，尽量靠近IC附近作单点连接。不过本电路并未作单点连接，而是利用Ferrite beads防止数字接地的噪讯流入模拟接地。
　

如图64所示ADV7194左侧的44～58 pin变成模拟信号，其它三边的脚架则变成数字信号，此处必需注意两信号的导线图案不可平行或是交叉，此外模拟信号系需作full ground，因此ADV7194左侧与内层为full ground结构。
　

随着频率高频化接地的阻抗也大幅增加，数字电路的信号越高速噪讯量也越多，模拟信号微小变化可能会因为噪讯的渗入无法获得预期的精度，为了使类似ADV7194高速、高精度IC发挥功能，因此必需降低基板图案的接地阻并抗抑制噪讯。

降低基板图案的接地阻抗可以采用full ground设计，双面电路基板的场合，组件尽量作单面封装，背面作fullground设计；高密度封装却无法作fullground设计时，组件可以封装在宽度较大的图案上(图65)，虽然这种方法可以有效降低阻抗，不过反面缺点是噪讯处理相当棘手。
　

成本允许的范围下建议改用多层电路基板，因为内层基板具有电源层、接地层结构，所以多层电路基板可以降低电源与接地的阻抗；基板表层无法布线、内层基板有布线图案设计，或是利用复数的电源电压细分电源层时必需增加基板层数，类似图64的场合建议使用6层电路基板。各数字IC的频率端子为了减轻反射波的影响，一般会使用图66的笔直性图案连接，组件的封装设计则需考虑频率信号图案的Layout方便性。

可精确传输25～165Mp/s差动接口的电路基板图案
99年DDWG(DigitalDisplay Working Group)正式公布的DVI(Digital VisualInterface)规范，DVI主要应用在PC与显示器之间的影像传输，尔后随着HDMI(High Definition MultimediaInterface)规格化之后，DVI立即被HDMI取代，成为消费性电子产品数字接口主流，不论事DVI或是HDMI内部都设有保护digitalcontents的HDCP(High-bandwidth Digital ContentProtection)。DVI的影像传输使用Silicon Image公司开发的TMDS(Transition MinimizedDifferential Signaling)ring技术，TMDS可分为single ring与dual ring两种。

一个画素数据24位(R、G、B各8位)，加上2位同步信号与4位控制数据，变成30位再经过编码处理后，转换成三频(channel)10位serial数字信号，三频信号依照画素频率(pixel clock)以4对(pair)差动信号传输时称为single ring(图67)。
　

single ring传输极限大约是162Mp/s(UXGA)(p/s:pixel/second)，超过该速度传送影像，必需改用dual ring方式。dualring使用6频，它会随着画素频率传，输两画素数据48位(R、G、B各8位×2画素)、10位控制数据。图68是TMDS传送器(transmitter) LSI SiI164构成的DVI送信电路。
　

图69是上述传送器的电路基板基板图案。设计DVI送信电路基板基板图案时，必需注意传送器的输出布线图案，由于传送器的各输出频道属于差动信号对(pair)，虽然差动信号对不易受噪讯影响，而且噪讯的释放非常少，不过布线图案设计不当时就无法发挥上述特征，因此差动信号对尽量邻近设置，即使噪讯重迭变成common mode也会被接收器抵销，而且抵销时还会朝抵销磁界的方向，因此可以抑制噪讯的放射(图70)。
　

差动信号对之间必需维持一定的距离，同时还需整合pair的Layout位置与导线的弯曲位置，因为pair之间维持均衡对差动传输非常重要。差动信号的导线长度必相同，如果长度不同时会产生传输延迟(skew)现象，一旦位相偏移就无法抵销磁界噪讯放射量则大幅增加(图71)。
　

同轴缆线作1.485Gbps传输的电路基板图案
所谓SDI(Serial DigitalInterface)是指将影像信号转换成serial数字信号传输的接口而言。4:2:2的组件(component)传输率为270Mbps，HDTV则高达1.485Gbps。由SDI构成的电路可以利用电视播放台内的同轴缆线，传输高分辨率的影像数据，除此之外它还可能在辅助性(ancillary)影像数据间隙领域，重迭传输audio数据、字幕数据，以及播放台之间的数据。

有关HDTV的serial数字接口，在SMPTE 292规范中有详细说明，虽然分成同轴缆线接口与光纤接口两种，不过此处以Gennum公司的IC为例，介绍使用同轴缆线的接口器。

图72是HDTV serial digital serialize GS1522、VCOGO1515，与HDTV缆线驱动器GS1508构成的SDI送信单元的电路图；图73是SDI送信单元的电路基板图案。GS1522是SMPTE274M、SMPTE 260M的parallel数字数据，转换成SMPTE 292Mserial数字信号的IC，该IC可以支持1.485Gbps与1.485/1.001Gbps；GO1515则是组合serialize与接收器(receiver)的电压控制振荡器VCO，它可以接收GS1522的控制电压，产生1.485GHz或是1.485/1.001GHz的基准频率给GS1522。

封装时GS1522设在基板背面，同时尽量缩短导线长度，GS1508可以和Gennum公司的IC连接使用，不过也可以当作一般驱动器使用，它是具备两条75Ω的同轴缆线的缆线驱动器。SDI的输出属于1.485Gbps高速传输线路，本电路基板为了降低寄生容量，所以取消输出组件与布线图案下方的接地设计。
　

如果布线图案长度超过1cm时，必需使用micro stripline作特性阻抗整合，1.485Gbps高速传输时，无法沿用传统的组件与基板处理方式，组件的寄生容量与寄生电感(inductance)必需视为组件范畴处理，在此同时布线图案必需当作分散封装的电阻、电容、电感来处理，类似这样将布线图案当作组件处理的电路称为「分布定数电路」。分布定数电路中经常使用micro strip line。

图74是micro strip line的结构，micro strip line的特性组抗与电路整治，可以作低损失(loss)的的数据传输。特性阻抗(impedance)是由布线图案的宽度、电路基板图案厚度、电路基板厚度，以及电路基板材料的比诱率决定。特性阻抗 可用下列计算式求得:

设计SDI输出电路必需注意return loss，虽然SMPTE 292M规范与ARIB BTA-S-004B规范的内部有些差异，不过两者都有限度值的规定。return loss主要是表示阻抗值不整合时的反射波大小，反射值越大表示反射波越小特性越好。

实际上电路基板或是电子设备组装后，利用网络分析仪(analyzer)测试return loss，如果测试结果不如预期一般只能改变图72电路图中的的值或是重新制作电路板，因此笔者建议设计电路基板时，最好作计算机仿真分析检讨。