衬氟截止阀种类:Phase jitter和信号发生器

相位噪声和抖动的概念及其估算方法
上网时间 :2004年06月30日  收藏  打印版  推荐给同仁  发送查询
时钟频率的不断提高使相位噪声和抖动在系统时序上占据日益重要的位置。本文介其概念及其对系统性能的影响，并在电路板级、芯片级和单元模块级分别提供了减小相位噪声和抖动的有效方法。
随着通信系统中的时钟速度迈入GHz级，相位噪声和抖动这两个在模拟设计中十分关键的因素，也开始在数字芯片和电路板的性能中占据日益重要的位置。在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率，不仅如此，它还会增大通信链路的误码率，甚至限制A/D转换器的动态范围。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。本文向数字设计师们介绍了相位噪声和抖动的基本概念，分析了它们对系统性能的影响，并给出了能够将相位抖动和噪声降至最低的常用电路技术。
什么是相位噪声和抖动？
相位噪声和抖动是对同一种现象的两种不同的定量方式。在理想情况下，一个频率固定的完美的脉冲信号(以1 MHz为例)的持续时间应该恰好是1微秒，每500ns有一个跳变沿。
但不幸的是，这种信号并不存在。如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。这种不确定就是相位噪声，或者说抖动。
抖动是一个时域概念
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。通常，10 MHz以下信号的周期变动并不归入抖动一类，而是归入偏移或者漂移。抖动有两种主要类型：确定性抖动和随机性抖动。确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。造成确定性抖动的来源主要有4种：
1.相邻信号走线之间的串扰：当一根导线的自感增大后，会将其相邻信号线周围的感应磁场转化为感应电流，而感应电流会使电压增大或减小，从而造成抖动。
2. 敏感信号通路上的EMI辐射：电源、AC电源线和RF信号源都属于EMI源。与串扰类似，当附近存在EMI辐射时，时序信号通路上感应到的噪声电流会调制时序信号的电压值。
3. 多层基底中电源层的噪声：这种噪声可能改变逻辑门的阈值电压，或者改变阈值电压的参考地电平，从而改变开关门电路所需的电压值。
4. 多个门电路同时转换为同一种逻辑状态：这种情况可能导致电源层和地层上感应到尖峰电流，从而可能使阈值电压发生变化。
随机抖动是指由较难预测的因素导致的时序变化。例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。另外，半导体加工工艺的变化，例如掺杂密度不均，也可能造成抖动。
随机抖动最基本的一个特性就是随机性，因此我们可以用高斯统计分布来描述其特性。例如，对一个只包含随机抖动因素的时钟振荡器的振荡周期进行100次连续测量，测量结果会呈高斯分布（或称正态分布）。在其均值加减1个标准差的范围内包含了所有周期测量数据的68.26%，在其均值+/- 2倍标准差的范围内包含所有测量数据的95.4 %，+/- 3倍标准差范围内包含99.73%的测量数据，+/- 4倍标准差范围内包含99.99366%的测量数据。
从这种正态分布中，我们可以得到两种常见的抖动定义：
1. 峰峰值抖动，即正态曲线上最小测量值到最大测量值之间的差距。在大多数电路中，该值会随测量样本数的增多而变大，理论上可达无穷大。因此，这种测量意义不大。
2. RMS(均方根)抖动，即正态分布一阶标准偏差的值。该值随样本数的增加变化不大，因而这种测量较有意义。但这种测量只在纯高斯分布中才有效，如果分布中存在任何确定性抖动，那么利用整个抖动直方图上的一阶方差来估计抖动出现的可能性就是错误的。
3. 多个随机抖动源可以用RMS方式相加。但要得到总的抖动，需要利用峰峰值，以便将随机抖动与确定性抖动相加。
相位噪声是频率域的概念
相位噪声是对信号时序变化的另一种测量方式，其结果在频率域内显示。图2用一个振荡器信号来解释相位噪声。
如果没有相位噪声，那么振荡器的整个功率都应集中在频率f=fo处。但相位噪声的出现将振荡器的一部分功率扩展到相邻的频率中去，产生了边带(sideband)。从图2中可以看出，在离中心频率一定合理距离的偏移频率处，边带功率滚降到1/fm，fm是该频率偏离中心频率的差值。
相位噪声通常定义为在某一给定偏移频率处的dBc/Hz值，其中，dBc是以dB为单位的该频率处功率与总功率的比值。一个振荡器在某一偏移频率处的相位噪声定义为在该频率处1Hz带宽内的信号功率与信号的总功率比值。
在图2中，相位噪声是用偏移频率fm处1Hz带宽内的矩形的面积与整个功率谱曲线下包含的面积之比表示的，约等于中心频率处曲线的高度与fm处曲线的高度之差。该曲线显示的是一个带噪声相角的振荡器的功率谱，这些噪声相角自身的波动见图3。
图2所示为振荡器的功率谱，而图3所示为噪声相角的谱，也叫相位波动的谱密度。对于距离中心频率足够远的偏移频率，从图2所示功率谱中测得的以dBc/Hz为单位的相位噪声等于图3中所示的该频率处相位波动谱密度的值。
图3中的密度谱是以对数坐标表示的，其中，相位噪声边带以1/fm2或20 dB/十倍频程的速度下降。实际上，在噪声边带中的某些地方，随着相关噪声过程的不同，相位噪声可能会以1/f3、 1/f2甚至 1/f0的速度下降。
下降速度为1/f2的区域被称作“白色频率”变化区，这个区域中的相位变化是由振荡器周期中白色的或非相关的波动引起的。振荡器在该区域中的行为由振荡器电路中元件的热噪声决定。当偏移频率足够低时，元件的闪烁噪声通常也会起作用，导致该区域的谱密度以1/f3的速度下降。
此外，还有一点值得注意，当图3中偏移频率趋于0时，边带噪声会趋于无穷大。这恰好与自由运行振荡器中理应出现的时序抖动行为相符。
如何将相位噪声转换为抖动
如前所述，抖动和相位噪声所描述的是同一现象的特征，因此，如果能从相位噪声的测量结果中导出抖动的值将是有意义的。以下介绍推导方法：每个振荡器都有其相位噪声图，图4给出一个例子。该图中绘出的是从12 kHz到 10 MHz这个频带范围内，某振荡器的相位噪声情况。图中，L(f)以功率谱密度函数的形式给出了边带噪声的分布，单位为dBc。中心频率的功率并不重要，因为抖动只反映了相位噪声(即调制)与“纯”中心频率处的相对功率值。边带的总噪声功率可以由L(f)函数在整个感兴趣频段内(在本例中，即12 KHz到 10 MHz频段内)积分得到。
计算得到的是相位调制噪声在该频段内的功率，而相位调制正是造成抖动的原因。由此，我们还能用如下的定积分推出RMS抖动的值。
下式可求得该噪声功率造成的RMS抖动：

抖动值还可以用其他单位表示，例如单位时间（UI）或时间。将上式除以以弧度为单位的中心频率就可以将抖动单位转换为时间，见下式：

利用图4所绘的噪声功率值，我们可以计算一个312.5MHz振荡器的RMS抖动。将相位噪声曲线在12 kHz到20 MHz范围内积分，得到-63 dBc：

因此可以得到如下式所示的RMS相位抖动值，单位为弧度：

还可以将该抖动值单位转换为皮秒：

而同样的312.5 MHz振荡器的典性总抖动值在5ps RMS左右。

最终，我们计算得到的0.72 ps RMS的抖动值只在最大抖动中占很小的比例。
怎样将电路板上的相位噪声和抖动降至最低
电路板设计师可以通过两种关键技术降低板上的确定性信号抖动：
1．完全以差分形式收发信号：诸如LVDS或PECL等一些以差分方式收发信号的惯例，都能极大降低确定性抖动的影响，而且这种差分通路还能消减信号通路上的所有干扰和串扰。由于这种信号收发系统对共模噪声本来就有高度抑制能力，因此差分形式本来就有消除抖动的趋向。
2．仔细布线：只要可能，就要避免出现寄生信号，因为这种信号可能会通过串扰或干扰对信号通路产生影响。走线应该越短越好，而且不应与承载高速开关数字信号的走线交叉。如果采用了差分信号收发系统，那么两条差分信号线就应尽可能靠近，这样才能更好地利用其固有的共模噪声抑制特性。
怎样将芯片中的相位噪声和抖动降至最低
在芯片级上，可以使用以下设计技术将抖动降至最低：
1．差分信号收发：即使进入芯片的是单端信号，最好也在芯片中将其转换为差分信号，原因同上节所述。
2．仔细布设信号通路：在对敏感时序信号通路进行布线时必须小心，而且走线越短越好，还应避免与任何数字信号线交叉。只要条件允许，最好将这些信号通路均在屏幕上显示出来。例如，一条在第二层金属平面上的信号通路可以夹在第一层和第三层金属平面之间，而第一层和第三层金属平面均连接到一个干净的地上。
3．恰当选择缓冲器大小：如果用缓冲器在模块间分配信号，那么必须注意驱动强度的选择。驱动不足会造成信号上升/下降沿过缓，给噪声以可乘之机。
4．保持基底和地的干净：基底噪声和地噪声是造成确定性抖动的主要原因。在一个有多路同步数字输出的芯片内，地线反弹噪声(ground bounce)可能会达到几百毫伏，甚至1伏。为了降低地线反弹噪声，芯片上应该有尽可能多的电源对，而且这些电源对应尽可能靠近数字输出。
5．使用一个单独的干净地层：在电路设计中，最好将数字电路的电源与敏感的模拟电路(如振荡器或PLL)的电源分开。数字电路，尤其是高驱动输出数字电路的电源很可能会引入噪声，而且这种电源一旦用于时序电路，那么也会成为增大抖动的一个主要原因。因此，对PLL这样的电路甚至可以利用电源滤波来进一步减小电源噪声的影响。
怎样将单元模块中的相位噪声和抖动降至最低
在设计单元模块时可以采用以下技术来减小抖动：1．利用尾电流--时序电路中使用的电流与相位噪声之间有一个直接的关系。例如，增大一对差分对的尾电流必定导致抖动性能得到改善。于是我们就必须在降低抖动和缩减功耗之间寻求一个平衡，在适当之处选择性地增大最敏感电路的电流。2．仔细布局--在对那些可能引起相位噪声的单元进行布局时必须小心，匹配元件(例如连接到一对差分对的输入)应方向相同，而且尽可能对称布局。该方法会使应匹配的元件具有同样的处理斜率(process gradients)，因而有助于改善元件之间的匹配程度。电阻应尽可能宽，以减小Delta W效应。如果可能，应在整个电路中使用同一种类，甚至尺寸和阻值都相同的电阻来帮助跟踪工艺和温度的所有变化。
总而言之，要想尽可能减小抖动，就必须在所有设计层上都小心谨慎。高速数字设计师在设计过程的每一步都应考虑相位噪声和抖动的影响。
作者：Neil Roberts
高级模拟设计师
Zarlink半导体公司
系统时钟源：PLL合成器与晶振模块的比较
上网时间 :2006年08月15日
在新电路板设计或再设计中，时钟源应该使用晶体振荡器(XO)模块还是锁相环路(PLL)合成器？无论系统是机架板上的控制板，如乘法线路卡、带转换器的路由器板、服务器群还是站点网络，都需要时钟。那么PLL能节约空间并降低成本吗？也许可以。
典型系统计时时钟信号的产生和分配由一系列功能组成，如驱动增益放大器的振荡器源、转换为标准逻辑电平的部分以及时钟分配网络。这些功能可由元件芯片组或独立封装高度集成元件实现。
系统计时时钟源要求可靠、精确的计时参考，通常为一个晶振。让我们比较一下系统计时时钟的两种晶振源：XO模块和PLL合成器。这两种源的一些关键特性包括成本、板面积、频率精确度和边缘抖动(或相位噪声)。
晶体振荡器时钟
一个典型系统时钟振荡器源通常采用石英晶体谐振器。为使振荡器工作，石英晶振必须处于动态信号环路中，由增益放大器补偿晶振损耗并必须能恰当考虑相位偏移。增益放大器也必须驱动信号到标准逻辑输出电平的转换，以便系统时钟分配网络使用，且最终由时钟接收器使用。
XO时钟通常是密封的或“预制”的，为转换器和输出缓冲器采用的带内部晶振和集成电路的模块。晶体振荡器时钟通常在一个频率工作，而且经常只有一个单端逻辑输出引脚，或一个互补差动输出对。振荡工作可能在晶振基本模式或谐振超调模式中进行。对于晶体振荡器时钟，器件引脚数和封装覆盖面积尽量减小。

图1：典型晶体振荡器时钟
晶体振荡器频率精确性(针对特定数据表目标)一般表示以+/-PPM(每百万零件)范围偏差的均值。更精确的晶体振荡器可能更昂贵，如更高频晶体振荡器。
单独的频率精确度特性由有效位数和不确定性偏差范围，单位以PPM表示。有各种精确性和精度的晶体振荡器模块。
晶体振荡器的边缘抖动或相位噪声是精确性和精度的独立参数。晶体振荡器时钟模块总时钟抖动的单位是ps，而相位噪声仅当规定超过边带频率范围时有效。
PLL合成器
更复杂的系统时钟振荡器源是PLL路合成器时钟生成器，提供更大的设计灵活性和可降低成本。通用的PLL合成器时钟器件一般需要外部晶振并提供额外的特性，如一个以上的输出和单晶振频率倍数的输出频率。通过“向上合频”晶体振荡，系统现在可以使用更高的谐振频率信号。有了额外的内部“向下分频”电路，较低频率链可作为输出。而且，可选输出能将各种输出转换到在插槽中激活(启动)或不激活(关闭)。
先进的芯片电路集成让PLL合成器提供宽泛的扇出功能，用于时钟信号副本的分配。如PLL合成器能提供20个互补差动输出对，或运行到40个单端时钟接收器。可选插槽扇出启动功能可结合可选向上合频或向下分频，得到独立封装中广泛输出的灵活性。
与所有PLL输出相同，VCO输出相位延迟误差相比输入(晶振)参考信号(零相位延迟缓冲)，非常接近零。当PLL反馈环路从外部可访问时，输出边缘相位误差是可调整的。这样可以让所选相位边缘位置在给定范围内，包括零延迟。

图2：典型PLL合成器时钟
在实际操作中，PLL合成器的石英晶振也必须处于带有增益放大器的环路中，以补偿晶振损耗并将转换阻抗，这与XO相同。因为PLL频率合成器锁定在晶振信号的相位和频率上，它保留了晶振输入频率的特定频率精确性和精度范围。
当在PLL合成器中进行频率合频时，用PPM表示的精度偏差是一个常数，而绝对范围值做相应乘法。一个10MHz+/-20PPM源可以在PLL中乘以10倍，得到100MHz+/-20PPM信号。PLL中的频率向上合频或向下分频对频率精度影响很微。
与晶体振荡器模块相似，PLL合成器输出边缘抖动或相位噪声是输出精确性和精度的一个独立参数。与晶振输出参考信号和抖动相比，PLL合成器的输出将会产生额外总抖动(RMS)。
在频率范围中低于PLL环路带宽的PLL输入相位噪声(-3dB滚降点)将通过PLL几乎无衰减地传输，而当PLL输入相位噪声较高频率，环路带宽一般以-20dB/decade或更快速度衰减。这样就使PLL合成器能消除输入抖动并减小总抖动和相位噪声。相位噪声可能在各种反馈除法器值范围内明显偏移，而且PLL环路带宽发生变化。PLL低通滤波器可在外部调整环路带宽。
PLL合成器的潜在优点
对于特定的时钟应用频率，采用PLL合成器时钟提供采用较便宜的晶振的可能性，与相同应用的晶体振荡器模块相比，可以工作在一些较低的谐波频率上。一般较高频率的晶振较昂贵，而且供货周期较长。用PLL合成器代替晶体振荡器模块可以缩短供货周期并简化材料单。
采用几个晶体振荡器模块的设计可以分析其公共更高谐波频率。如果此更高谐波频率代由PLL合成器产生，然后进行分频，那么所需的信号频率可以由PLL合成器中的每个时钟接收器使用，而不需要一个或多个晶体振荡器模块。这样就节约了多个晶体振荡器模块的成本，同时腾出板面积。
下一个可能不需要的是各种相应的扇出缓冲器。根据PLL合成器的特性，之前使用晶体振荡器模块和扇出缓冲的任何设计可以从集成在合成器中的扇出受益。因此，元件数量减少，成本下降，所需板面积也减小。
PLL合成器电路也包括频谱散布电路，以降低电磁干扰(EMI)。一个PLL合成器可以提供几个低频时钟信号的多个谐波副本，而且系统或背板上的EMI减小。之后的子卡接收器可采用第二个PLL合成器，在更高时钟频率产生并分配本地纯净信号。
作者：Paul Shockman
高级应用工程师
安森美半导体公司
利用频域时钟抖动分析加快设计验证过程
时间：2007-11-23 14:23:51 来源：网络通信商贸网
简介
随着数据速率的提高，时钟抖动分析的需求也在与日俱增。在高速串行数据链路中,时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率，在时钟性能和系统性能之间建立直接联系。我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响,并讨论在E5052B信号源分析仪（SSA）上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。该应用软件提供了前所未有的强大能力,可以对随机抖动(RJ)和周期抖动(PJ)分量超低RJ测量和实时抖动频谱分析,使您能够提高设计质量。我们还将对新解决方案的实时测量功能进行讨论,这一功能能够加快设计验证过程。
参考时钟在高速串行应用中的作用
图1是参考时钟的主要分量。发射机通常将一组速率较低的并行信号转换成串行数据流。信号经过一条包括多个背板和电缆的传输通道进行传送。接收机通常会解释输入的串行数据，从中分离出时钟，再把串行数据重新转换成并行数据流。在许多诸如此类的说明中，参考时钟更多地被视为一种分量但不是主要分量，而在高速串行数据系统中，我们必须承认参考时钟是一种主要分量。通常，参考时钟的振荡速率远远低于数据速率，但它会在发射机中成倍增长。发射机使用参考时钟来确定串行数据流中的逻辑变换定时。发射的数据中包括参考时钟的特征。在接收机中可能会出现两种不同的情况。如果未分配参考时钟，则接收机会利用锁相环（PLL）从数据流中还原时钟——并利用该时钟定位采样时间点。如果已分配参考时钟，则接收机会同时使用数据信号和参考时钟来定位采样点。

图1.参考时钟的作用
时钟抖动对发射机数据抖动的影响
参考时钟是最终的系统定时源。它为发射机、已分配和未分配的时钟系统提供时基，而接收机的时钟恢复电路可以重现参考时钟特征。现在我们将探讨时钟抖动如何在系统发射机中进行传输。
发射机必须用适当的因数乘以参考时钟获得数据速率，才能确定逻辑变换定时。例如，对于100 MHz参考时钟和5 Gb/s输出信号，发射机将用PLL给参考时钟乘以因数50。PLL乘法器不仅放大时钟抖动，还引入其自身的抖动，主要是PLL压控振荡器（VCO）的RJ。频率乘以因数n的结果是相位
噪声功率载波比乘以n2，所以抖动迅速变大。

图2.发射机时钟抖动的结果
发射机中的PLL乘法器具有一定的频率响应，通常是如图3所示的二阶响应。非均匀频率响应会产生一个值得注意的问题：时钟抖动实际上有什么影响？如果PLL非常出色且带宽为零，那么它将过滤掉所有的时钟抖动，而为发射机提供无抖动时基。当然，零带宽意味着无限锁定时间，所以我们不得不综合考虑，但是PLL带宽越窄，参考时钟加入数据中的抖动就越小。确定时钟是否能在系统中正常工作且符合预期的BER要求，需要对抖动频谱进行详细测试。

真实的抖动源
如果观察实际环境中的高速数字电路，您会发现许多抖动源，如图4所示。跟我们前面讨论的一样，时钟信号通常分配给多个IC，时钟频率可能进行乘法和/或除法运算。假设来自晶体振荡器的参考时钟具有较低的抖动，因为IC带来的附加噪声或其他设备产生的干扰，所以经过乘法或除法运算的输出时钟也可能不是非常干净。
一个主要污染源就是开关电源的噪声。开关频率一般为100 kHz到1 MHz。开关电源噪声可能会注入时钟信号线路，它在左下图中显示为PJ。
其他周期抖动分量的来源可能是数据或时钟线路的干扰，经互调后可能位于时钟线上，也显示为PJ分量。只要PJ分量表现的远离时钟频率，它就极有可能插入带通滤波器（或低通滤波器）来消除这些抖动。然而，问题是周期抖动在什么时间接近时钟频率，因为高频高Q滤波器很难得到。参考时钟的RJ也一样，时钟除法器可能添加宽带噪声，这可能会使输出时钟信号的RJ增加。
要诊断各种问题，设计人员必须表征有关电路物理布局和/或工作环境下的时钟抖动。

图4.实际环境中的抖动源
通过相位噪声测量技术表征时钟抖动
全面分析时钟信号要求达到飞秒级精度，只有相位噪声测量技术才能达到这种精度。相位噪声分析提供两种主要测量：Sj（fj）和j（t），它们根据相位噪声测量带宽限制收集时钟的所有相位信息。
在相位噪声分析仪上分析RJ可以完成两个重要目标。首先，通过集成RJ频谱，可以提取预定带宽中的相应RJ高斯分布宽度。其次，通过分析Sj（fj）的幂级数行为确定RJ的主要原因。（图5）
在相位噪声频谱中可以看到PJ分量的杂散。所以PJ频率知识对于诊断问题非常有帮助。参考每个PJ频率的PJ rms也能帮您了解每个PJ分量对总体时钟抖动的影响，查看去除主要PJ分量之后总体抖动的变化。（图6）

图5.分析相位噪声测量的RJ

图6.相位噪声测量的PJ频率
通过先进的体系结构进行实时抖动测量
与传统的抖动测量模式不同，带有E5001A软件的E5052B SSA可以对相位噪声测量进行实时抖动分析。该仪器使用PLL提供参考源。它能够自动检测时钟频率，在几毫秒内把内置参考源自动调谐为时钟频率，测量相位检波器保持PLL所产生的噪声信号。它在250 MSa/s ADC上捕获噪声信号，从而可以进行100 MHz抖动带宽测量。该测量涵盖OC-192抖动分析范围。实时FFT可以获得频域数据，并能显著提高测量速度。例如，1 kHz到100 MHz带宽的测量每次只需0.3秒。

图7. Agilent E5052B信号源分析仪的先进体系结构
利用交叉关联技术获得出色的抖动本底噪声
E5052B抖动测量分辨率和本底噪声非常低，通常10Gbps速率时的RJ本底噪声仅为几飞秒。由于ADC的动态范围有限，且其内部参考时基的剩余抖动较大，高性能（实时或采样）示波器的抖动本底噪声通常在一百飞秒以上。E5052B通过检测基带（其中较大的载波信号已删除）的相位噪声来保持宽动态范围。E5052B利用两个独立的内部测量通道之间的独特交叉关联技术，将抖动测量极限扩大到低于其内部时基的残余抖动。(参见图7)与目前的高性能示波器相比，E5052B利用这种交叉关联技术把抖动本底噪声降低了100倍到1,000倍。(图8)

图8.利用交叉关联技术获得的出色抖动本底噪声
实时仿真PLL响应
图9表示直接应用于时钟相位噪声信号的PLL响应功能的结果。您可以看到如何消除频谱的不同部分，使您可以分析与应用相关的抖动。E5052B对相位噪声测量的实时抖动分析功能可加快您的设计进程。E5052B SSA可以导入任何PLL响应函数，使您可以轻松快速地仿真设备到设备的PLL响应。

总结
对于高速串行数据应用，时钟抖动分析的主要目的是确定参考时钟的抖动对系统比特误码率的影响。最精确的方法是对时钟应用发射机（和接收机）在最坏情况下的传递函数，并测量获得的时钟RJ和PJ。在E5052B上运行的E5001A精确时钟抖动分析软件改变了传统的抖动测量方式，它不仅能以飞秒级分辨率对时钟抖动进行全面分析，而且具有出色的易用性和实时抖动分析功能，可以帮助您加快设计验证过程。
当今降低时钟误差（Jitter)的几大方法
（1）时钟分频技术
具体来说（16.9344Mhz为例）就是将33M时钟频率除以2得到16Mhz的频率，由于是分频没有放大故抖动值很小，信噪比和稳定度得以提高。其次由于分频技术而使得内部的工作状态十分稳定，不会引起干扰和串扰，因为时钟电路是一个很娇气的电路，它很容易受到外界的影响。应用机型之一：Counterpoint Da11.5转盘。
（2）时钟锁定技术
在前几年看到的香港杂志上不时有些广告在吹的DPA就是采用了这个技术的，美名为“双相位锁定环路”不过是采我们常见的74HC4046锁相环电路组成的,其工作原理是和负反馈放大器是一样的。PLL和NFB相比较它们的对应项是：相位比较器（HC4046）=差动放大器；VCO=积分器；环路滤波器=相位补偿器。其详细的原理将在日后介绍。应用机型之一：Stax DAC-Talent-BD
（3）时钟同步锁定
转盘部分的时基信号与解码部分的时基信号来自独立的两个电路，这时就会产生相对的时基误差。尽管这种误差量很小，均处于标准允许的范围之内；但只要不是同一个时基电路产生的信号，就会有相对误差。而只要有相对误差，就会使重播音质产生劣化。这是一个不容忽视的事实。
在专业的独立解码系统中，不会产生这种问题。因为专业的独立解码系统，都设置了外同步信号接口。不论是多少台与之相关的设备，都可以处于同一时钟信号的指挥之下，不会产生新的、附加的问题。时钟同步锁定其原理是由数字解码器处引出一路参考时钟(Master Clock)的讯号，当CD转盘接收后，就以这个参考时钟来控制CD内的伺服电路，使得CD转盘的时钟能和解码器的时钟能够做到相对同步，时基误差由此减少。用一句简明扼要的话来说，就是采用单一时钟。应用机型之一：Arcam Delta 250 转盘 Black Box 500 DAC
（4）高精度高稳定的晶体振荡器
综上所述都和一个高精度高稳定的时钟发生器有关，所以一个高精度高稳定的时钟是一个发烧级的数码器材必需品。试想你有什么样的技术都好，但时钟源又不稳定又有极大的误差是神仙都没法打救的。
在处理数码时钟误差中，Vimak在数字的处理上相当重视误差校正和Jitter(时基误差)的消除，Vimak更使用上美国摩托罗拉(Motorola)的DSP一56001作为误差校正的一部分，用料之猛令人惊讶无比。设计者动用了两套系统校正误差，同时也利用了超稳定度的石英振荡来获得极低的信号误差，成绩是惊人的小于5Oppm!
RMS：Root mean square  是均方根
PHASE JITTER 相位抖动
1、认识函数信号发生器
信号发生器一般区分为函数信号发生器及任意波形发生器，而函数波形发生器在设计上又区分出模拟及数字合成式。众所周知，数字合成式函数信号源无论就频率、幅度乃至信号的信噪比（S/N）均优于模拟，其锁相环（ PLL）的设计让输出信号不仅是频率精准，而且相位抖动(phase Jitter)及频率漂移均能达到相当稳定的状态，但毕竟是数字式信号源，数字电路与模拟电路之间的干扰，始终难以有效克服，也造成在小信号的输出上不如模拟式的函数信号发生器。
谈及模拟式函数信号源，结构图如下：

这是通用模拟式函数信号发生器的结构，是以三角波产生电路为基础经二极管所构成的正弦波整型电路产生正弦波，同时经由比较器的比较产生方波。
而三角波是如何产生的，公式如下：

换句话说，如果以恒流源对电容充电，即可产生正斜率的斜波。同理，右以恒流源将储存在电容上的电荷放电即产生负斜率的斜波，电路结构如下：

当I1 =I2时，即可产生对称的三角波，如果I1 > >I2，此时即产生负斜率的锯齿波，同理I1 < < I2即产生正斜率锯齿波。
再如图二所示，开关SW1的选择即可让充电速度呈倍数改变，也就是改变信号的频率，这也就是信号源面板上频率档的选择开关。同样的同步地改变I1及I2，也可以改变频率，这也就是信号源上调整频率的电位器，只不过需要简单地将原本是电压信号转成电流而已。
而在占空比调整上的设计有下列两种思路：
1、频率（周期）不变，脉宽改变，其方法如下：

改变电平的幅度，亦即改变方波产生电路比较器的参考幅度，即可达到改变脉宽而频率不变的特性，但其最主要的缺点是占空比一般无法调到20%以下，导致在采样电路实验时，对瞬时信号所采集出来的信号有所变动，如果要将此信号用来作模数（A/D)转换，那么得到的数字信号就发生变动而无所适从。但不容否认的在使用上比较好调。
2、占空比变，频率跟着改变，其方法如下：

将方波产生电路比较器的参考幅度予以固定（正、负可利用电路予以切换），改变充放电斜率，即可达成。
这种方式的设计一般使用者的反应是“难调”，这是大缺点，但它可以产生10%以下的占空比却是在采样时的必备条件。
以上的两种占空比调整电路设计思路，各有优缺点，当然连带的也影响到是否能产生“像样的”锯齿波。
接下来PA（功率放大器）的设计。首先是利用运算放大器（OP) ，再利用推拉式(push-pull)放大器（注意交越失真Cross-distortion的预防）将信号送到衰减网路，这部分牵涉到信号源输出信号的指标，包含信噪比、方波上升时间及信号源的频率响应，好的信号源当然是正弦波信噪比高、方波上升时间快、三角波线性度要好、同时伏频特性也要好，（也即频率上升，信号不能衰减或不能减太大），这部分电路较为复杂，尤其在高频时除利用电容作频率补偿外，也牵涉到PC板的布线方式，一不小心，极易引起振荡，想设计这部分电路，除原有的模拟理论基础外尚需具备实际的经验，“Try Error”的耐心是不可缺少的。
PA信号出来后，经过π型的电阻式衰减网路，分别衰减10倍（20dB)或100倍（40dB),此时一部基本的函数波形发生器即已完成。（注意：选用π型衰减网络而不是分压电路是要让输出阻抗保持一定）。
一台功能较强的函数波形发生器，还有扫频、VCG、TTL、 TRIG、 GATE及频率计等功能，其设计方式在此也顺便一提：
1. 扫频：一般分成线性（Lin)及对数（Log)扫频；
2. VCG：即一般的FM，输入一音频信号，即可与信号源本身的信号产生频率调制；
上述两项设计方式，第1项要先产生锯齿波及对数波信号，并与第2项的输入信号经过多路器（Multiplexer)选择，然后再经过电压对电流转换电路，同步地去加到图二中的I1、I2上；
3. TTL同步输出：将方波经三极管电路转成0(Low)、5V(High)的TTL信号即可。
但注意这样的TTL信号须再经过缓冲门（buffer)后才能输出，以增加扇出数（Fan Out)，通常有时还并联几个buffer。而TTL INV则只要加个NOT Gate即可；
4. TRIG功能：类似One Shot功能，输入一个TTL信号，则可让信号源产生一个周期的信号输出，设计方式是在没信号输入时，将图二的SWI接地即可；
5. Gate功能：即输入一个TTL信号，让信号源在输入为Hi时，产生波形输出，直到输入为LOW时，图二SWI接地而关掉信号源输出；
6. 频率计：除市场上简易的刻度盘显示之外，无论是LED数码管或LCD液晶显示频率，其与频率计电路是重叠的，方块图如下：

2. 任意波形发生器，仿真实验的最佳仪器
任意波形发生器是信号源的一种，它具有信号源所有的特点。我们传统都认为信号源主要给被测电路提供所需要的已知信号（各种波形），然后用其它仪表测量感兴趣的参数。可见信号源在电子实验和测试处理中，并不测量任何参数而是根据使用者的要求，仿真各种测试信号，提供给被测电路，以达到测试的需要。
信号源有很多种，包括正弦波信号源，函数发生器、脉冲发生器、扫描发生器、任意波形发生器、合成信号源等。一般来讲任意波形发生器，是一种特殊的信号源，综合具有其它信号源波形生成能力，因而适合各种仿真实验的需要。
一、函数功能，仿真基础实验室设计人员的环境
函数信号源是使用最广的通用信号源，它能提供正弦波、锯齿波、方波、脉冲串等波形，有的还同时具有调制和扫描能力，众所周知，在我们的基础实验中（如大学电子实验室、科研机构研究实验室、工厂开发实验室等），我们设计了一种电路，需要验证其可靠性与稳定性，就需要给它施加理想中的波形以辨别真伪。如我们可使用信号源的DC补偿功能对固态电路控制DC偏压电平；我们可对一个怀疑有故障的数字电路，利用信号源的方波输出作为数字电路的时钟，同时使用方波加DC补偿产生有效的逻辑电平模拟输出，观察该电路的运行状况，而证实故障缺陷的地方。总之利用任意波形发生器这方面的基础功能，能仿真您基础实验室所必须的信号。
二、任意波形，仿真模拟更复杂的信号要求
众所周知，在我们实际的电子环境所设计的电路在运行中，由于各种干扰和响应的存在，实际电路往往存在各种信号缺陷和瞬变信号，例如过脉冲、尖峰、阻尼瞬变、频率突变等（见图1，图2），这些情况的发生，如在设计之初没有考虑进去，有的将会产生灾难性后果。例如图1中的a处过尖峰脉冲，如果给一个抗冲能力差的电路，将可能会导致整个设备“烧坏”。确认电路对这样一个状况敏感的程度，我们可以避免不必要的损失，该方面的要求在航天、军事、铁路和一些情况比较复杂的重要领域尤其重要。
由于任意波形发生器特殊的功能，为了增强任意波形生成能力，它往往依赖计算机通讯输出波形数据。在计算机传输中，通过专用的波形编辑软件生成波形，有利于扩充仪器的能力，更进一步仿真模拟实验。同时由于编辑一个任意波形有时需要花费大量的时间和精力，并且每次编辑波形可能有所差异这样有的任意波形发生器，内置一定数量的非易失性存储器，随机存取编辑波形，有利于参考对比；或通过随机接口通讯传输到计算机作更进一步分析与处理。
三、下载传输，更进一步实时仿真
在一些军事、航空、交通制造业等领域中，有些电路运行环境很难估计，在实验设计完成之后，在现实环境还需要作更进一步实验，有些实验的成本很高或者风险性很大（如火车高速实验时铁轨变换情况、飞机试机时螺旋桨的运行情况等），人们不可能长期作实验判断所设计产品（例如高速火车、飞机）的可行性和稳定性等；我们就可利用有些任意波形发生器波形下载功能，在作一些麻烦费用高或风险性大的实验时，通过数字示波器等仪器把波形实时记录下来，然后通过计算机接口传输到信号源，直接下载到设计电路，更进一步实验验证。
综上所述，任意波形发生器是电子工程师信号仿真实验的最佳工具。我们选购时除关心传统信号源的缺陷——频率精度、频率稳定度、幅度精度、信号失真度外，更应关心它编辑与波形生存和下载能力，同时也要注意它的输出通道数，以便同步比较两信号的相移特性，更进一步达到仿真实验状态。

图1 有尖脉冲的数字信号 图 ２ 有频率突变的方波
1. 我没有提到过相位噪声用 ps 来作为单位衡量，这是错误的。偏离载波 *Hz 处的相噪用 -*dBc 来表示。
2. 哦，了解螺旋兄的算法了。但是，请注意，撇开外部的模拟滤波器，对于任何DAC，抖动对信号质量影响是全局的，与信号源的内容和量化精度无关。在这里计算抖动对信号的影响，应该使用信号的载波。所以说对于不同类型的DAC，抖动对信号质量的影响不同。
事实上，在经过 DAC 后续的模拟滤波后，高频信号往往被平滑。因此，抖动对高音频信号的影响小于低音频信号。而人耳对高音频信号的敏感程度高于低音频信号，所以觉得好像抖动反映出来就是高频毛噪，其实不干净的臃肿含混的低音也是一种表象。 我不懂心理/生理声学，不当之处还忘指点。
对于螺旋兄所讲的例子，对于44.1KHz采样注意（前提是没有进行超取样）按照我的观点至少应为 0.0027%。如果进行8倍超取样则 100ps 的抖动至少会带来 0.02% 的附加失真。不幸的是，往往我们采用 CS8412/4 来进行时钟与数据恢复，在较理想的情况下其输出时钟抖动在 200ps。也就是说即使采用pcm1702/4，pcm63 等优质的 DAC Chip 也至少会有 0.04%以上的失真。
可见，时钟信号的质量对于数字音频设备来说是至关重要的。
3. 即使到达千兆依然可以是方波，关键看电路的要求。一般来讲有：正弦波、剪切正弦波、方波，这3大类。方波根据不同的逻辑电平和接口分为很多种不同的输出形式。不过晶体振荡器的频率的确不会很高，一般即使高次谐波晶体振荡器也都在200MHz以下。
Phase（相位）
一般说来，相位（Phase）是某事物在循环中改变循环状态时的当前状态。
Phase jitter(相位抖动)
相位抖动（Phase jitter）是由传输信号的频率快速起伏引起的在数字调制中引入的不确定的量，典型地由于在时钟恢复定时中的不完整性。
PLL: Phase Locked Loop(锁相回路)
锁相回路（PLL）是频率合成技术的一个主要的成分。这一装置为内频区分器提供了一个广泛的，灵活的范围，它允许设计者创建一个合成器来检测设计需求。