用于高速 ADC 的串行接口 更新于2011-11-07 03:17:02 文章出处:凌力尔特公司 产品市场经理 Alison Steer 高速ADC 串行接口 LTC2274

在诸如核磁共振成像 (MRI)、超声波、CT 扫描仪、数字 X 射线等医疗应用中，经常需要使用有很多通道的模数转换器 (ADC) 对大量数据采样。用串行接口来获取采样数据可减少 ADC 与 FPGA 的引脚数。

此外，高速串行接口布线可节省电路板空间。由于电路板资源十分稀缺，FPGA 引脚也是非常宝贵的资源，所以与并行接口相比，串行数据转换器接口的优势是显然的。今天，有两种适用于高速数据转换器的串行接口可供选择。第一种选择是串行时钟-数据-帧 (CDF) 接口，该接口整合了串行化 LVDS (低压差分信号) 数据流以及差分时钟和帧时钟，其中差分时钟用于准确地收集数据，帧时钟用于建立数据采样的边沿。第二种选择是采用 JESD204 标准，在该标准中，时钟嵌入到 Gbps 级高速两线串行数据流中。这两种接口均有各自的优缺点。由于用来驱动高速 JESD204 接口的电流模式逻辑 (CML) 对需要较大的功率，所以串行 LVDS 是实现功率较低且有大量通道的便携式设计的首选。但是在串行 LVDS 不适用的场合，JESD204 接口就可以发挥作用。

串行LVDS 的优势
串行 LVDS 输出格式减少了 ADC 和 FPGA 之间所需的数字 I/O 数量，节省了 FPGA 引脚、电路板面积和成本。此外，通过在数据转换器上采用串行接口，数据转换器所需的引脚数量也大大减少了，从而可实现尺寸小得多的封装尺寸。这种优势在有很多通道的设计中得到了充分的显现。采用串行 LVDS 接口还是采用并行接口则取决于应用能否承受较大的功耗，以及 FPGA 是否有能力处理高速数据流。

LTC2195 是一款 16 位、125Msps 双通道 ADC，具串行 LVDS 输出，每通道功耗仅为 216mW。不过，与使用双通道并行输出版本 LTC2185 (参见图 1 中的完整产品系列图)  相比，串行 LVDS 接口每通道多消耗 31mW 功率。这个 16 位高速 ADC 系列提供了卓越的 76.8dB 基带 SNR 性能以及 90dB SFDR，同时在使用 1.8V 电源时，功耗非常低。

图 1：凌力尔特的 16 位低功率、高速 ADC 系列

Single Channel：单通道
Dual Channel：双通道
Power Consumption：功耗
40mW/Ch：每通道 40mW
1.8V Dual ADCs, Serial LVDS Outputs：1.8V 双通道 ADC，串行 LVDS 输出
1.8V Dual ADCS, Parallel Outputs：1.8V 双通道 ADC，并行输出
1.8V Single ADCs, Parallel Outputs：1.8V 单通道 ADC，并行输出

就高速 ADC 而言，协调数据时钟、帧时钟和数据时，通常发送器和接收器均需要一个锁相环 (PLL)，以正确协调数据时钟。在 GHz 速率时，这种协调非常困难，而且数据传输速率主要受到接收器的限制。最终，在高于 1GHz 时，一般不采用这种 6 线串行发送方法，从而限制了 ADC 的速率或说限制了 ADC 的分辨率。
就一个 16 位高速 ADC 而言，这就将采样频率限制到 62.5Msps。为了实现更高的采样频率，每个 ADC 通道可以采用两个或 4 个“线道”。使用两“线道”时，串行数据速率减半，奇数位和偶数位分开，进入两个串行数据流差分对。采用双“线道”模式时，16 位 125Msps ADC 将提供 1Gbps 的串行输出数据速率。LTC2195 串行 LVDS 系列多提供一种 4“线道”模式，允许低得多的 500Mbps 数据传输速率，在该模式时，每通道使用 4 个差分对，总共有 20 条线，其中包括差分帧和时钟对 (参见图 2)。

这允许与较低价、较低速的 FPGA 连接。为了正确理解所需的数字输出线数量，再看一下采用并行 LVDS 输出的情况，这时每通道将需要 32 条线。今天，市面上已经有具双数据速率 (DDR) LVDS 输出的 ADC 了，这类 ADC 每通道仅需要 16 条线。使用这种器件，输出端的数据速率将是采样频率的两倍。诸如 LTC2185 等双通道 16 位 ADC 还提供可供选择的 DDR CMOS 输出，这将所需数据线的数量减少到每通道仅为 8 条。当考虑使用诸如 16 位 125Msps LTC2165 这类单通道高速 ADC 时，提供串行 LVDS 接口就不再有意义了，因为在所需数据线的数量上没有差别。DDR CMOS 采用 8 条并行输出线，而两“线道”串行 LVDS (由于采样率高于 62.5Msps，所以需要) 也采用 8 条线 (4 条线用于数据，4 条线用于数据时钟和帧时钟)。此外，串行 LVDS 增大了设备的功耗，这是便携式应用担忧的一个问题。
 
图 2：16 位低功率 ADC 系列的数字输出配置

Flexible Digital Outputs：灵活的数字输出
Full Rate CMOS：全速率 CMOS
16 Data Lines/Ch：每通道 16 条数据线
Serial LVDS：串行 LVDS
4 Lanes/Ch: 20 Data Lines：每通道 4“线道”：20 条数据线

SPI Programmable Output Current, Optional Output Termination：
SPI 可编程输出电流可选输出终端

就高通道密度医疗应用而言，凌力尔特现在提供 8 通道 14 位 125Msps ADC LTM9011-14，这款新的低功率器件采用紧凑型 140 引脚 11.25mm x 9mm BGA 封装，提供 73.1dB 的信噪比 (SNR) 性能以及高于 -90dBc 的通道隔离。为了实现最佳性能，也为了节省空间，该器件还靠近芯片集成了所有必要的旁路电容。在 125Msps 时，功耗仅为每通道 140mW。80Msps (LTM9009-14) 和 105Msps (LTM9010-14) 版本每通道分别消耗 94mW 功率和 113mW 功率，更低采样率、更低功耗的版本正在开发之中。针对便携式应用，LTM9011 系列提供可将功耗降至仅为 2mW 的休眠模式。LTM9011 提供串行 LVDS 格式，并面向高于 62.5Msps 的采样率提供双“线道”输出模式。LTM9011 8 通道系列以低功率、14 位和 12 位、25Msps 至 125Msps 串行 LVDS 4 通道 (LTC2175) 及双通道 (LTC2268) ADC 系列为基础，具类似的性能特点 (参见图 3)。新的美国出口管理条例已经改变了这些器件的分类，这些器件的出口控制分类号 (ECCN#) 已经从3A001 改为不那么严格的 ECCN# 3A991 了。这些器件以每 Msps 仅超过 1mW 的超低功耗，提供了无与伦比的性能，可保持很多医疗应用的便携性。如需获得不受美国出口管制条例限制的高速 ADC 产品完整列表，请访问：www.linear.com.cn/hsadc_nolicense。
 
图 3：具串行 LVDS 输出的 14 位 / 12 位、25Msps 至 125Msps 四通道 / 双通道 ADC 系列

14-Bit：14 位
Power Consumption：功耗
40mW/ch：每通道 40mW
Quad ADC：4 通道 ADC
Serial LVDS Outputs：串行 LVDS 输出
Dual ADC：双通道 ADC

对于在 ADC 和逻辑器件之间布设高速数字线的挑战，数字设计师也许太熟悉了。设计师必须极其小心地确保在高速走线之间有足够的间隔，以及确保数字信号不跨越模拟边界。布局不佳会导致数字开关噪声反馈回 ADC 的模拟输入，从而引起系统总体性能下降。LTM9011 系列提供了直通式引出脚配置，从而减少了布设数据 I/O 线所需占用的电路板面积，并简化了布局，可最大限度地减少与数字反馈相关的问题 (参见图 4)。其他选项包括降低数字反馈的数据输出随机函数发生器、7 个可编程 LVDS 输出电流值、内部 100Ω LVDS 输出终端电阻器、以及数字输出测试码型。这些配置可以非常容易地通过 SPI 或硬连线设定，以实现更小的操作模式组。

图 4：14 位、 80Msps 至 125Msps、 8 通道 ADC 提供直通式引出脚，
以易于布设至 FPGA 的走线

IMAGE SENSOR：图像传感器

凌力尔特公司提供的所有这些串行 LVDS ADC 都可用配备了 VITA-57 FPGA Mezzanine 连接器 (FMC) 的演示版进行评估。运用强大的 PScopeTM QuikEvalTM II 软件，工程师还能评估多个并行输入通道的性能。PScope 软件是凌力尔特公司的高速 ADC 评估软件。就一个简单的程序而言，它用几秒钟就能完成复杂的计算。PScope 软件使工程师能快速和容易地评估信噪比 (SNR)、无寄生动态范围 (SFDR)、总的谐波失真 (THD) 以及高速 ADC 的其他关键参数。PScope 这一工具还可以执行更复杂的计算，如计算两个单音测试的互调失真，或者计算按动按钮时扩展频谱信号的相邻通道功率比 (ACPR)。它还支持诸如 LTM9011 等多通道 ADC，从而允许同时测量 8 个 ADC 通道。
图 5 是一个屏幕截图，显示了 PScope 数据收集与分析软件工具的强大功能。

图 5：凌力尔特的 PScope 数据转换器分析软件

JESD204 高速串行接口
8B/10B 编码当初是由 IBM 于 1980 年发明的，该编码无需帧时钟和数据时钟，这使得在高于 2GHz 的串行数据速率时，能实现单条传输线对通信。8B/10B 编码的独特特性允许将数据时钟嵌入于数据本身之中，并通过初始帧同步，用 COMMA (逗号) 字符与帧一起保持。为了以标准化方式实现这种编码的数据转换器接口，JEDEC 规范 JESD204 定义了所需的协议和电特性，这使得新一代更快、更准确的串行 ADC 得以实现，如凌力尔特公司具 77.6dB SNR 和 100dB SFDR 的 16 位、105Msps ADC LTC2274。

JESD204 接口利用很多高性能 FPGA 上提供的 SerDes 端口，腾出了通用 I/O 用于其他功能。缺点是 ADC 上的电流模式逻辑驱动器消耗比 LVDS 驱动器大得多的电流。另外，还必须有足够的 SerDes 端口可用，以容纳所有 ADC 接口。

与典型 6 线串行传输相比的优势
8B/10B 编码数据因其行程长度有限，故而适合于时钟恢复电路。另外，由于它采用 DC 平衡，因此还可适应 AC 耦合。8B/10B 编码需要进行从一个 8 位组至一个 10 位代码组的变换。在每个代码组中，“1”和“0”的数量之差从不超过 2。通过监视连续代码组中的“1”和“0”的数量，可以计算出运行差异。发送器和接收器利用该差异对数据编码和解码。对于每个输入八位组，存在两种可能的 10 位输出代码。选择哪种代码进行传送取决于运行差异，并旨在保持“1”与“0”的平均数量相等。8B/10B 编码的这种特性可确保信号的 DC 偏移为零。当数据被编码时，将对其进行串行化和传送 (始于第一个代码组的“0”位)。JESD204 规范要求第一个代码组对应于数据的最高有效字节。第二个代码组对应于数据的最低有效字节。这两个代码组组合起来形成一个数据帧，从而构成一个样本。一个 16 位 ADC 将被编码为两个 10 位代码组，然后与采样速率相乘以确定两线式串行数据流的位速率。16-bit 105Msps LTC2274 在编码之后可产生一个以 2.1Gbps 速率进行传输的串行数据流。在此速度下，8B/10B 编码及其独特特性使得能够通过一个两线式接口可靠地传输串行数据。
JESD204 串行接口对于成本敏感型应用最有意义，在这类应用中，FPGA 引脚数量决定了设计的成本。
医疗成像等多通道应用将从引脚数量减少中受益，因为易于布线并额外节省了空间。

结论
选择串行 LVDS 还是选择 JESD204 接口标准，将取决于 FPGA上 SerDes 端口的功耗要求和可用性。如果考虑到便携性，那么串行 LVDS 最适合采样率高达 125Msps、分辨率高达 16 位的多通道 ADC。

 

• 凌力尔特推出16 位、105Msps ADC
• 高速ADC设置共模输入范围
• 摇摆在串行/并行模式间的I/O接口
• 高速ADC供电指南
• 高速ADC供电指南
• 高速ADC数字接口的发展趋势
• 高速ADC：防止前端冲突（下）
• 高速ADC：防止前端冲突（上）