制霸好莱坞女主H:这是几种接口的标准电平

这是几种接口的标准电平。
LVTTL
The LVTTL standard is a single-ended, general-purpose standard for 3.3-V applications. The maximum recommended input voltage for Mercury devices is 4.1 V, which exceeds the 3.9-V requirement of this specification. This standard requires the output buffer to drive to 2.4 V (minimum V OH = 2.4 V) but does not require the use of input reference voltages or termination. The LVTTL interface is defined by JEDEC Standard JESD 8-A, Interface Standard for Nominal 3.0 V/3.3 V Supply Digital Integrated Circuits.
LVCMOS
LVCMOS is a single-ended general-purpose standard used for 3.3-V applications. The input buffer requirements are the same as the LVTTL requirements, and the output buffer is required to drive to the rail (minimum V OH = V CCIO – 0.2 V). This standard requires a 3.3-V I/O supply voltage (V CCIO ), but not the use of input reference voltages or termination. The LVCMOS standard is defined in JEDEC Standard JESD 8-A, Interface Standard for Nominal 3.0 V/3.3 V Supply Digital Integrated Circuits.
2.5 V
The 2.5-V standard is similar to LVCMOS but is used for 2.5-V power supply levels. Mercury devices meet the normal range of this specification. This standard requires a 2.5-V V CCIO , but not the use of input reference voltages or termination. The 2.5-V I/O standard is documented by JEDEC Standard JESD 8-5, 2.5 V ±0.2 V (Normal Range) and 1.7 V to 2.7 V (Wide Range) Power Supply Voltage and Interface Standard for Nonterminated Digital Integrated Circuit.
1.8 V
The 1.8-V I/O standard is similar to LVCMOS but is used for 1.8-V power supply levels and reduced input and output thresholds. Mercury devices meet the normal range of this specification. This standard requires a 1.8-V V CCIO , but not the use of input reference voltages or termination. The 1.8-V I/O standard is documented by JEDEC Standard JESD 8-7, 1.8 V ±0.15 V (Normal Range) and 1.2 V to 1.95 V (Wide Range) Power Supply Voltage and Interface Standard for Nonterminated Digital Integrated Circuit.
3.3-V PCI
Mercury devices are compliant with PCI Local Bus Specification, Revision 2.2 for 3.3-V operation. At 3.3 V, the PCI standard supports up to 64-bit bus width operation at 33 or 66 MHz. This standard uses LVTTL-type input and output buffers and requires a 3.3-V V CCIO , but not the use of input reference voltages or termination.
PCI-X
An enhanced version of the PCI specification that can support higher average bandwidth, PCI-X has more stringent requirements than PCI. PCI-X provides backward compatibility by allowing devices to operate at conventional PCI frequencies (33 MHz and 66 MHz).
LVDS
The LVDS I/O standard is used for very high-performance, low-power- consumption data transfer. Two key industry standards define LVDS: IEEE 1596.3 SCI-LVDS and ANSI/TIA/EIA-644. Both standards have similar key features, but the IEEE standard supports a maximum data transfer of 250 megabits per second (Mbps). Mercury devices are designed to meet the ANSI/TIA/EIA-644 requirements at up to 840 Mbps using source syncronous mode, and up to 1.25 Gbps in CDR mode. The LVDS standard requires a 3.3-V V CCIO and a 100-??termination resistor between the two traces at the input buffer. No input reference voltage is required.
LVPECL
The LVPECL standard is used in video graphic, telecommunications, and data communication designs. It is also used for clock distribution.LVPECL is a differential I/O standard that is similar to LVDS, but with a different common mode and differential voltage. The LVPECL standard requires a 3.3-V V CCIO and a 100-??termination resistor between the two traces at the input buffer. No input reference voltage is required.
PCML
PCML is a differential standard used for high-speed interfacing. PCML requires a 3.3-V V CCIO and a 100-??termination resistor between the two traces at the input buffer. In addition, each input trace requires a 50-??resistor to V TT , and each output trace requires a 100-??resistor to V TT . No input reference voltage is required.
GTL+
The GTL+ standard is a high-speed bus standard first used by Intel Corporation for interfacing with the Pentium Pro processor. GTL+ is a voltage-referenced standard requiring a 1.0-V input V REF and a 1.5-V V TT . Because GTL+ is an open-drain standard, it does not require a particular V CCIO supply voltage. GTL+ is often used for processor interfacing or communication across a backplane.
HSTL Class I, II, III & IV
The HSTL standard is a 1.5-V output buffer supply voltage-based interface standard for digital integrated circuits. HSTL is a voltage-referenced standard requiring a 0.75-V V REF , a 1.5-V V CCIO , and a 0.75-V V TT . HSTL class III and IV require a 0.9-V V REF , a 1.5-V V CCIO , and a 1.5-V V TT .The HSTL standard is specified by JEDEC Standard JESD 8-6, High-Speed Transceiver Logic (HSTL).
SSTL-2 Class I & II
The SSTL-2 standard is a voltage-referenced standard requiring a 1.125-V V REF , a 2.5-V V CCIO , and a 1.125-V V TT . SSTL-2 is used for high-speed SDRAM interfaces. The SSTL-2 I/O standard is specified by JEDEC Standard JESD 8-9, Stub-Series Terminated Logic for 2.5 Volts (SSTL-2).
SSTL-3 Class I & II
The SSTL-3 standard is a voltage-referenced standard requiring a 1.5-V V REF , a 3.3-V V CCIO , and a 1.5-V V TT . SSTL-3 is used for high-speed SDRAM interfaces. The SSTL-3 I/O standard is specified by JEDEC Standard JESD 8-8, Stub-Series Terminated Logic for 3.3 Volts (SSTL-3).
AGP
Mercury devices support the AGP interface in both ??and ??modes. AGP ??is a voltage-referenced standard requiring a 1.32-V V REF , and a 3.3-V V CCIO . This I/O standard does not require termination. The AGP standard is specified by the Advanced Graphics Port Interface Specification Revision 2.0 introduced by Intel Corporation for graphics applications.
CTT
CTT is a voltage-referenced standard requiring a 1.5-V V REF , a 3.3-V V CCIO , and a 1.5-V V TT . CTT drivers, when not terminated, are compatible with the AC and DC specifications for LVCMOS and LVTTL. The CTT standard is specified by JEDEC Standard JESD 8-4, Center-Tap-Terminated (CTT) Low-Level, High-Speed Interface Standard for Digital
Integrated Circuits.
++++++
I/O电平标准：
1 单端标准 LVTTL LVCMOS
静态功耗低，不适用于高速（>150MHz）电路中，以地作为参考。
2 差分标准 LVDS LVPECL CML LVDS满常用的。
3 伪差分标准 SSTL HSTL
主要用在高速的存储器接口上，如 DDR SDRAM,速率可到600Mbit/s。
LVDS与PECL、LVPECL、CML、RS-422及单端器件之间的接口设计
上网时间 : 2005年06月20日  收藏  打印版  推荐给同仁  发送查询

图1：PECL/LVPECL到LVDS的接口电路。
低电压差分信号(LVDS)在对信号完整性、低抖动及共模特性要求较高的系统中得到了广泛的应用。本文针对LVDS与其他几种接口标准之间的连接，对几种典型的LVDS接口电路进行了讨论。
如今对高速数据传输的需求正推动着接口技术向高速、串行、差分、低功耗以及点对点接口的方向发展，而低电压差分信号(LVDS)具备所有这些特性。Pericom半导体公司可提供多种LVDS驱动器、接收器以及时钟分配缓冲器芯片。
本文将讨论LVDS与正射极耦合逻辑(PECL)、低电压正射极耦合逻辑(LVPECL)、电路模式逻辑(CML)、RS-422以及单端器件之间采用电阻网络的接口电路设计。

图2：调整电路，R1＝(VR1
＋R1a)，R2＝(VR2＋R2a)，
R3＝(VR3＋R3a)。
因为各厂商所提供的驱动器与接收器的结构不一样，所以本文提供的电路仅供设计时参考。设计者需要对电路进行验证，并调节电路中的电阻和电容值以获得最佳性能。
电阻分压器的计算
表1列出了本文所采用的不同接口标准的工作电压。为使PECL和LVPECL接口标准能与Pericom公司的LVDS器件进行连接，采用电阻分压器在不同电压之间切换。

图3：PECL到LVDS的接口电路。
图1所示的接口电路采用由电阻R1、R2和R3组成的电阻分压器。R1、R2与R3的电阻值计算如下：
R1||(R2＋R3)＝Z
[(R2＋R3)/(R1＋R2＋R3)]＝Va/Vcc
R3/(R1＋R2＋R3)＝Vb/Vcc
其中：
Va为SEPC或LVPECL的偏置电压Vos，分别为3.6V和2.0V；
Vb为LVDS的偏置电压Vos，等于1.2V；
图4：LVDS到PECL的接口电路。
Z为线路阻抗，等于50Ω。
Vb上的增益G为：
G＝R3/(R2＋R3)
Vb上的摆幅为：
Vbs＝Vas×G
其中：
图5：LVPECL到LVDS的接口电路。
Vas为Va上的摆幅；
Vbs为Vb上的摆幅。
由于在计算中没有考虑驱动器的输出阻抗，所以在实际应用设计中，R1、R2及R3的电阻值与上述计算的结果不一样。另外，不同厂家的驱动器的输出结构和阻抗不一样，因此R1、R2及R3的电阻值也是不同的。
可以通过三种方法算出电阻值。
1.经验法
图6：LVDS到LVPECL的接口电路。
利用表2列出的电阻参考值，并根据后面介绍的方法2及方法3来调节这些值。接口设计者应通过测量Va和Vb上的偏置电压Vos以及摆幅Vpp来验证实际应用设计电路。
2.仿真工具法
从厂家获得驱动器的IBIS模型，并针对R1、R2及R3的电阻值对接口电路进行仿真。如果IBIS模型和仿真工具都很精确，则电路仿真将提供准确的R1、R2及R3的电阻值，然后通过测量实际电路来验证仿真得到的电阻值。
3.实际调节法
图7：采用二极管的LVDS
到LVPECL的接口电路。
采用图2所示的电路调节R1、R2及R3的电阻值。电阻R1a、R2a及R3a用来限制调节范围，以避免出现过载电流。当调节电路并用示波器监视Va与Vb上的信号时，调节VR1、VR2与VR3：
a. 对于Pericom公司的LVDS 接收器，Vb上的Vos(在摆幅范围中间的平均电压)应介于0.8V－1.6V之间。有关Va上的Vos，请查阅驱动器参数。
b. 对于Pericom公司的接收器，Vb上的摆动范围应介于350mV－550mV之间。有关Va上的摆幅，请参见驱动器规范，Va上的摆幅可能低于驱动器规范以便满足Vb上的摆幅要求。
图8：CML到LVDS的接口电路。
c. 电路调节完以后，再测量VR1与R1a，得到R1的电阻值；测量VR2与R2a，得到R2的电阻值；测量VR3与R3a，得到R3的电阻值。
d. 用较低频率的信号对电路进行调节会更加简单，频率最好介于100kHz－10MHz之间，但请确认电路是否在正常频率下工作，如果需要的话可再次调节。
图9：LVDS到CML的接口电路。
接口电路的限制
由于接口电路增加了额外电容与电阻网络，因此接口电路的最高工作频率将低于器件手册上提供的最高频率。驱动器与接收器之间的走线长度也有限制，走线长度取决于频率，当频率为66MHz时，估计最大走线长度为14英寸，频率为320MHz时则为2英寸。
走线长度是一个实际问题且取决于实际设计。为减少寄生电容、电感及信号反射以获得更高性能，接口电路中器件之间的走线应尽量短，越短越好。接口电路使用的电容、电阻以及二极管必须为短引脚的高速器件，而且最好采用芯片型封装。
图10：RS-422到LVDS的接口电路。
参考接口电路
图3至图12给出了LVDS与PECL、LVPECL、CML、RS-422及单端器件之间的接口电路，它们的调节方法以及电路限制如前所述。
1. LVDS至PECL
图11：单端信号到LVDS的接口电路。
在图4所示的LVDS到PECL的接口电路里，PECL接收器没有内部上拉电阻。该电路中的电阻值仅适用于Pericom公司的LVDS驱动器。由于采用交流耦合，这个接口只能通过交流信号，因此从驱动器传输到接收器的信号必须适合交流耦合。当电容C1与C2为0.1uf时，任何信号状态转换(由高至低或由低至高)之间的最大时间间隔为500ns。
2. LVDS到LVPECL
图12：5V单端信号到LVDS的接口电路。
在图6所示的LVDS到LVPECL的接口电路里，电阻值也仅适用于Pericom公司的LVDS驱动器，这里的LVPECL接收器没有内部上拉电阻。
图7中，二极管D1、D2、D3和D4在Va与Vb之间产生0.7V的电压差，且其摆幅衰减低于图6电路中的摆幅衰减。这个电路应采用正向压降为0.7V的高速二极管，芯片型二极管最好。电路中的电阻值适用于Pericom公司的LVDS驱动器，LVPECL接收器没有上拉电阻。
3. CML到LVDS
表1：LVDS、PECL、LVPECL、
CML和RS-422接口的电压规范。
图8接口电路采用交流耦合，只能通过交流信号，因此从驱动器传输到接收器的信号必须适合交流耦合。当电容C1与C2为0.1uf时，任何信号状态转换(由高至低或由低至高)之间的最大时间间隔为500ns。
图9电路中的电阻值适用于Pericom公司的LVDS驱动器，CML接收器带有50Ω的内部上拉电阻。由于采用交流耦合，故它仅能通过交流信号，因此从驱动器传输至接收器的信号必须适合交流耦合。当电容C1与C2值为0.1uf时，任何信号状态转换(由高至低或由低至高)之间的最大时间间隔为500ns。
4. 单端信号到LVDS
当单端CMOS驱动器与Pericom公司的LVDS接收器连接时，可采用图11中的电路以及表3中的参数，同时使由R_out和R_termination构成的输出阻抗与50 Ω的走线阻抗相匹配，即：
表2：R1、R2和R3的参考值。
R_out＋R_termination＝Z＝50Ω
例如，如果驱动器的输出阻抗为20Ω，则应该采用30Ω的R_termination，于是有：
20Ω＋30Ω＝50Ω
在图12中，根据Vb上的信号质量，R_termination的阻值介于0－22Ω之间。如果Vb上有过冲和下冲，则增加R_termination的阻值；如果Vb上的信号边沿有衰减，则减小R_termination的阻值。
表3：适合Pericom公
司接收器的R1、R2和Va值。
本文小结
本文提供了几个典型的参考电路，可以很方便地将不同接口标准与Pericom公司的LVDS器件进行连接。由于各厂商提供的驱动器不同，所以本文提供的所有电路需要由设计者在实际应用前进行验证。Pericom公司提供多种LVDS驱动器、接收器及差分时钟分配器件，并将对采用Pericom产品的接口设计提供支持。
作者：Scott Wu
Pericom半导体公司
相关信息
* 什么是LVDS?
LVDS即低压差分信号传输(Low Voltage Differential Signal) ，是一种满足当今高性能数据传输应用的新型技术。与其它竞争技术相比，LVDS在提供高数据速率时的功耗要小得多，采用LVDS技术的产品数据速率可以从数百Mbps到2Gbps以上。它已经广泛应用在许多要求速度与低功耗的应用领域。