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Verilog三段式状态机描述

时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。

状态机采用VerilogHDL语言编码，建议分为三个always段完成。

三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。

三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。

示列如下：

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器

always @ (posedge clk or negedge rst_n)  //异步复位

 if(!rst_n)

   current_state <= IDLE;

 else

   current_state <= next_state;//注意，使用的是非阻塞赋值

//第二个进程，组合逻辑always模块，描述状态转移条件判断

always @ (current_state)   //电平触发

  begin

    next_state = x;  //要初始化，使得系统复位后能进入正确的状态

    case(current_state)

    S1: if(...)

       next_state = S2;  //阻塞赋值

    ...

    endcase

end

//第三个进程，同步时序always模块，格式化描述次态寄存器输出

always @ (posedge clk or negedge rst_n)

...//初始化

 case(next_state)

S1:

   out1 <= 1'b1;  //注意是非阻塞逻辑

S2:

   out2 <= 1'b1;

default:...   //default的作用是免除综合工具综合出锁存器。

endcase

end

系统分类: CPLD/FPGA   |   用户分类: 设计   |   来源: 整理   |   【推荐给朋友】   |   【添加到收藏夹】

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最新评论

• Potossas

  2008/1/4 17:04:03

  builder 说的我也遇上了，使用3段式也是因为HDL的D是description 不是design的缘故，在IEEE 1364上没有说一定要用3段式，但是，写成1段式就不行，除非你骗过编译器（不是综合器），让它认为你写的不是状态机。（比如在Quartus II中把状态机的reg，直接assign到一个output上，大家可以试试哟）。

   

• riple

  2007/10/24 11:39:32

  嘿嘿，我见过一种机器生成的代码，采用现态逻辑驱动同步输出，还能避免输出慢一拍的问题，过些天给大家传上来。不过这种方法适合机器生成，手工编写难度大，而且需要较复杂的思路。

  另外，上面说的独立实现计数器的方法确实很好。代码清晰得多，也利于调试。

   

• builder

  2007/10/23 18:47:20

  以前看了不少关于如何写VDHL状态机的文章，都是提倡使用二段式或三段式的写法，都建议避免使用一段式的写法，但看了之后，都没什么体会。象我们写软件出身的，心理上总喜欢一段式的写法，觉得思路比较连贯，而且可以写在一个process里，“内聚性”比较高。软件工程师是最讨厌多个函数共用全局变量的了。
          但对于硬件开发，就不一样了。因为VHDL还是无法完全屏蔽掉硬件的物理特性，不好的布局，会使得写的逻辑错误执行。最近写的一个状态机，就遇到了这个麻烦。因为喜好的缘故，加上状态机里面有计数器，用组合逻辑写比较麻烦，于是我用了一段式的写法。结果实际运行的时候，发现状态机经常无故锁死，用逻辑分析仪看，发现陷入了非法的状态，而且when others语句也无法使状态机回到IDLE状态。开始怀疑逻辑上有错误，折腾几天后，把状态切换部分独立出来放在一个同步process里，问题解决了。虽然偶尔还会发现落入非法状态，但状态机会自动恢复到初始状态，不会锁死了，而程序逻辑没有做如何修改。看来以后还是得规规矩矩用二段或三段式的写法了。为了便于记忆，把二段、三段式的特点终结成几句话：
          二段式：状态切换用时序逻辑，次态输出和信号输出用组合逻辑。
          三段式：状态切换用时序逻辑，次态输出用组合逻辑，信号输出用时序逻辑。信号输出的process中，case语句用next state做条件，可以解决比组合逻辑输出慢一拍的问题。
  有时候判断次态需要用到计数器怎么办呢（计数器是时序电路，用组合逻辑是实现不了的）？方法是独立实现一个计数器，而在组合逻辑里用使能信号（或清除、置位等）来控制它。

• bigfish

  2007/10/23 18:46:14

  case语句用next state做条件，可以解决比组合逻辑输出慢一拍的问题

• riple

  2007/10/21 16:40:13

  第二个进程的敏感向量列表也不全，仿真时会有一些异常现象，比如该跳转时不跳转的问题。三段式的整体结构是对的，一些细节没处理好。

• riple

  2007/10/21 16:38:36

  第三个进程的case（next_state）有问题，next_state本身是组合逻辑，再用来驱动输出，即使输出最后采用了寄存器，关键路径仍然没有被切断。输出应该由current_state驱动为好，current_state是时序逻辑。