10思域油耗:计算机组成原理复习题

 1．计算机系统中的硬件系统和软件系统
　　计算机硬件系统是一种高度复杂的、由多种电子线路、精密机械装置等构成的、能自动并且高速地完成数据处理、计算的装置或者工具。按照传统的说法，硬件系统由5个大的功能部件组成：（1）完成对数据暂存、运算处理功能的运算器部件，（2）完成对原始数据输入功能的输入设备，（3）完成对数据存储功能的存储器部件，（4）完成对运算结果输出功能的输出设备，（5）向各个部件、设备提供它们协调运行所需要的控制信号的控制器部件。
　　计算机软件系统是由完成计算机资源管理、方便用户使用的系统软件（厂家提供），和完成用户对数据的预期处理功能（用户设计，自己使用）的程序这样两大部分构成的。基本系统软件主要由3个部分组成：（1）分担计算机系统中的资源管理与分配，也向使用者和程序设计人员提供简单、方便、高效服务的操作系统，（2）支持用户按照计算机最基本功能（指令）设计程序的汇编语言，（2）支持用户按照解题算法设计程序的高级语言。
　　实现硬件系统的根本基础是数字逻辑电路，设计和构成软件的根本基础是计算机的指令系统。在一个完整的计算机系统中，软件系统是建立在硬件系统层次之上的部分，它的存在以已有硬件系统为前提，并且必须在已有硬件上才能运行。硬件系统也必须在软件系统的调度指挥下才能发挥出应有的运行效率，体现出它的使用价值。指令系统是设置在硬件系统和软件系统之间的结合点和纽带，硬件系统实现每一条指令的功能，全部软件系统都是由指令序列组成的程序。
2．计算机系统的层次结构
数字逻辑层-微体系结构层-指令系统层-操作系统层-汇编语言层-高级语言层-应用层（前三个为硬件组成，后四个为软件组成）
　　通常把一个计算机硬、软件系统的完整内容划分为7个层次，以便更精准地理解、说明每一个层次的功能和运行机制，表明各层次之间相互依存、彼此支持的关系。下一层是实现上一层的基础，上一层是对下一层的功能扩展。处理某一层的问题时，只需要对该层的问题进行处理，不用关心其上下层是怎样运转的。
　　数字电路与逻辑设计是实现计算机硬件的基础，处于最底层；由5个部件组成的计算机硬件系统构成微体系结构层，接在数字逻辑层上面；硬件系统实现了全部指令的运行功能，提供了设计软件的能力，处在硬件系统的顶层和软件系统的底层；最底层的软件是操作系统，提供了管理和运行计算机系统的能力；在此基础上设计的汇编语言，提供了设计程序的功能较弱的基本工具；再往上实现了功能更强的高级语言，设计各种程序更容易，使用计算机更方便。
3.微程序控制器和组合逻辑控制器的区别
硬布线控制器与微程序控制器相比较，在操作控制信号的形成上有较大的区别外，其它没有本质的区别。对于实现相同的一条指令，不管是采用硬布线控制还是采用微程序控制技术，都可以采用多种逻辑设计方案，导致了各种不同的控制器在具体实现方法和手段上的区别，性能差异。
　　硬布线控制与微程序控制的主要区别归纳为如下方面：
(1) 实现方式
　　微程序控制器的控制功能是在存放微程序存储器和存放当前正在执行的微指令的寄存器直接控制下实现的，而硬布线控制的功能则由逻辑门组合实现。微程序控制器的电路比较规整，各条指令信号的差别集中在控制存储器内容上，因此，无论是增加或修改指令都只要增加或修改控制存储器内容即可，若控制存储器是ROM，则要更换芯片，在设计阶段可以先用RAM或EPROM来实现，验证正确后或成批生产时，再用ROM代替。硬布线控制器的控制信号先用逻辑式列出，经化简后用电路来实现，因此，显得零乱复杂，当需要修改指令或增加指令时就必须重新设计电路，非常麻烦而且有时甚至无法改变。因此，微操作控制取代了硬布线控制并得到了广泛应用，尤其是指令复杂的计算机，一般都采用微程序来实现控制功能。
(2)信号的给出顺序：微程序控制器中，用当前微指令的下地址字段，指明下一条微指令在控制存储器中的地址，以便从控制存储器中读出下一条指令。硬布线控制器中，是用节拍发生器给出的几位节拍信号来控制时序控制信号产生部件产生信号的。
(3) 性能方面
　　在同样的半导体工艺条件下，微程序控制的速度比硬布线控制的速度低，因为执行每条微程序指令都要从控制存储器中读取，影响了速度；而硬布线控制逻辑主要取决于电路延时，因而在超高速机器中，对影响速度的关键部分如核心部件CPU，往往采用硬布线逻辑实现。
4.存储器的三级结构，及形成原理
三级结构：高速缓冲存储器，主存储器，虚拟存储器。这样设计是为了使整个存储器系统有更高的读写速度，尽可能大的存储容量，相对较低的制造与运行成本。
组成特点：主存，用于存储处于运行中的程序和相关数据。高速缓存，用于缓解主存储器读写速度慢的矛盾，容量很小。虚存，解决主存容量小的难题，读写速度很慢。
原理：程序运行的局部性原理
计算机系统的存储器被组织成一个金字塔的层次结构。
自上而下为：CPU内部寄存器、芯片内部高速缓存(cache)、芯片外部高速缓存(SRAM、SDRAM、DRAM)、主存储器(FLASH、EEPROM)、外部存储器(磁盘、光盘、CF卡、SD卡)和远程二级存储器(分布式文件系统、WEB服务器)，6个层次的结构。
上述设备从上而下，依次速度更慢、容量更大、访问频率更小，造价更便宜。
5.输入输出方式：程序直接控制方式（cpu效率低，cpu,各外设串行），程序中断传送方式（cpu比较高，cpu,各外设并行），直接存储器存取方式（外设直接访问内存，cpu高），I/O通道控制方式，外微处理机入出方式（确保cpu主要用于执行程序）
6.一次完整的中断过程（中断请求，中断响应，中断处理，中断返回4个阶段）中断处理过程：关中断-保护断点保护现场-判断中断源，转入中断服务-开中断-执行中断服务程序-关中断-恢复现场，恢复断点-开中断-返回中断程序。
7.DMA是在专门的硬件控制下，实现高速I/O设备与主存之间成批交换数据的输入输出操作方式。一次传送过程（传送前的预处理，数据传送，传送结束处理）
8.同步通信要求接收端时钟频率和发送端时钟频率一致，发送端发送连续的比特流。
异步通信时不要求接收端时钟和发送端时钟同步。发送端发送完一个字节后，可经过任意长的时间间隔再发送下一个字节。
异步通信有起始位部分和终止部分，传输过程中多两个部分，降低了有效传输效率，所以异步通信的通信开销较大，但接收端可使用廉价的、具有一般精度的时钟来进行数据通信。
9.总线仲裁：解决多个设备竞争使用总线的问题，由总线总裁逻辑电路完成。
10.计算机的总线结构：单、双、三总线。
11.总线：数据、地址、控制总线
12.打印机设备：针式、喷墨、激光
13.显示器：CRT（包括字符、图形两种）显示器，液晶显示器
14.输入输出是由信息流的方向来区别的
15.提高主存系统性能的可行途径：动态存储器的快速读写技术，主存的并行读写技术（一体多字方案、多体交叉编址技术）
16.高速缓冲存储器：程序运行的局部性原理才有了cache,主要是协调cpu与内存速度之间的差异，提高cpu访问内存的时间。他的三种映像方式：全相联（多对多），直接（一对多），多路组相联（多对多）
17.提高cache命中率：a.CACHE 的容量，大一些好b.与主存储器每次交换信息的单位量适中c.不同的组织方式，多路组相联更好d.多级结构可提高命中率e.CACHE 装满后的换字算法
18.cache策略：写直达、拖后写
19.虚存：段式，页式，段页式存储管理
20.操作码的组织与编码：定长、变长的操作码组织方案、操作码字段和操作数字段有所交叉的方案
21.操作数的来源去向：cpu内部的寄存器，外围设备、内存
22.寻址方式：立即数、直接、寄存器、寄存器间接、变址、相对、基地址、间接、堆栈寻址等。
23.指令执行步骤：读取、分析、执行指令、检查有无中断请求
典型指令的执行过程举例：ADD R0,R1（1）AR<-PC,pc<-pc+1送指令地址，并形成下一条指令地址（2）读内存，IR<-读出内容（3）R0<-R0 + R1，保存状态信息。本指令结束，检测中断请求，无中断请求，进入下一条指令的执行过程。MVRR R2, R0（1）AR<-PC,pc<-pc+1（2）读内存，IR<-读出内容（3）R2<-R0 + 0，寄存器之间传送数据。本指令结束，检测中断请求，无中断请求，进入下一条指令的执行过程。MVRD R9,2008（1）AR<-PC,pc<-pc+1（2）读内存，IR<-读出内容（3）AR<-PC,pc<-pc+1(4)读主存，R9<-读出内容，本指令结束，检测中断请求，无中断请求，进入下一条指令的执行过程。STRR [R9],R2（1）AR<-PC,pc<-pc+1（2）读内存，IR<-读出内容（3）AR<-R9+0(4)写主存，总线<-R2+0，本指令结束，检测中断请求，无中断请求，进入下一条指令的执行过程。IN 80（1）AR<-PC,pc<-pc+1（2）读内存，IR<-读出内容（3）AR<-I/O port(4)读外设，数据总线<-读出内容，R0<-数据总线内容+0，本指令结束，检测中断请求，无中断请求，进入下一条指令的执行过程。JRC 2000（1）AR<-PC,pc<-pc+1（2）读内存，IR<-读出内容（3）若c=1,则pc<-指令地址+相对寻址偏移值（在IR的低位字节），否则本步骤什么也不做（即保持pc不变，仍为顺序执行），本指令结束，检测中断请求，无中断请求，进入下一条指令的执行过程。RET （1）AR<-PC,pc<-pc+1（2）读内存，IR<-读出内容（3）AR<-SP,SP<-SP+1(4)读主存，pc<-读出内容，本指令结束，检测中断请求，无中断请求，进入下一条指令的执行过程。